Coupled device for the recovery of clock and data

专利摘要:
Eine mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung zur Rückgewinnung eines empfangenen seriellen Datenbitstroms mit einer Mitkopplungs-Nachführeinrichtung zur Nachführung einer Sampling-Zeit zu dem Zentrum einer Intervalleinheit (UI) des empfangenen Datenbitstroms, wobei die Mitkopplungs-Nachführeinrichtung Folgendes aufweist: eine Erzeugungseinrichtung für eine Sampling-Phase zur Erzeugung von äquidistanten Sample-Phasensignalen, die mit einer vorher festgelegten Körnung ausgegeben werden; eine Oversampling-Einheit (OSU) zum Oversampling des empfangenen Datenstroms mit den Sample-Phasensignalen gemäß einer vorher festgelegten Oversampling-Rate (OSR); eine Serien-/Parallelumsetzereinheit, welche den oversampelten Datenstrom in einen entserialisierten Datenstrom mit einem vorher festgelegten Dezimierungsfaktor (DF) umsetzt; eine binäre Phasenabtasteinheit (BPD) zum Abtasten eines Mittelwerts einer Phasendifferenz (AVG-PH) zwischen dem empfangenen seriellen Datenbitstrom und dem Sample-Phasensignal, indem eine von der aktuellen Datendichte (DD) des entserialisierten Datenstroms abhängige Einstellung einer Phasenabtastverstärkung (PDG) so erfolgt, dass die Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG) minimiert wird; und eine Filterschleife zur Nachführung eines kleinen Phasenoffsets des abgetasteten Mittelwerts der Phasendifferenz zu einer ungefähren Sampling-Zeit im Zentrum des Einheitsintervalls (UI), um ein präzises Nachführungs-Steuersignal ...A coupled feedback device for clock and data recovery for recovering a received serial data bit stream with a feedforward tracking device for tracking a sampling time to the center of an interval unit (UI) of the received data bit stream, the feedforward tracking device comprising: a generating device for sampling Phase for generating equidistant sample phase signals which are output with a predetermined grain size; an oversampling unit (OSU) for oversampling the received data stream with the sample phase signals according to a predetermined oversampling rate (OSR); a serial / parallel converter unit, which converts the oversampled data stream into a de-serialized data stream with a predetermined decimation factor (DF); a binary phase sampling unit (BPD) for sampling an average value of a phase difference (AVG-PH) between the received serial data bit stream and the sample phase signal by setting a phase sampling gain (PDG) depending on the current data density (DD) of the deserialized data stream, that the deviation of the mean value of the phase sample gain (PDG) is minimized; and a filter loop for tracking a small phase offset of the sampled average of the phase difference at an approximate sampling time in the center of the unit interval (UI) to provide a precise tracking control signal ...
公开号:DE102004014970A1
申请号:DE200410014970
申请日:2004-03-26
公开日:2004-12-16
发明作者:Peter Gregorius
申请人:Infineon Technologies AG；
IPC主号:H03L7-081

专利说明:
[0001] DieErfindung betrifft eine mitgekoppelte Einrichtung zur Rückgewinnungvon Takt und Daten und ein Verfahren zum Rückgewinnen von Takt- und Daten,welches zum Rückgewinnenvon Datenimpulsen vorgesehen ist, die schweren Störungen aufeiner Datenübertragungsleitung/-kanalausgesetzt waren.TheThe invention relates to a coupled device for recoveryclock and data and a method for recovering clock and data,which to recoverprovided by data pulses, the serious interferencea data transmission line / channelwere exposed.
[0002] DieBandbegrenzung des Übertragungskanalsresultiert darin, dass das Datensignal am Empfänger einer durch Intersymbolinterferenz(ISI) verursachten Verzerrung ausgesetzt ist. Das empfangene Signalselbst enthältsowohl deterministisches als auch stochastisches Flankenrauschen.TheBand limitation of the transmission channelresults in the data signal at the receiver being caused by intersymbol interference(ISI) is subject to distortion. The received signalitself containsboth deterministic and stochastic edge noise.
[0003] DieTakt- und Datenrückgewinnungseinrichtunggemäß der vorliegendenErfindung sieht eine verlässlicheRückgewinnungder Daten in einer Störumgebungvor und kann in einer Mehrfachkanalanwendung (Mehrweganwendung)zur Anwendung kommen. Die erreichte BER ist sehr niedrig (FehlerrateBER < 10^–15), auchwenn das empfangene Datensignal nur eine geringe Augenöffnung aufweist.TheClock and data recovery facilityaccording to the presentInvention sees a reliablereclamationthe data in an interference environmentbefore and can be used in a multi-channel application (reusable application)come into use. The BER reached is very low (error rateBER <10 ^ –15), tooif the received data signal has only a small eye opening.
[0004] Für Hochgeschwindigkeits-Datenübertragungwerden die Anforderungen an die Übertragungsbausteine,nämlichhohe Geschwindigkeiten, niedrige Bitfehlerraten (Bitfehlerrate BER)und einen großenFrequenzbereich aufzuweisen, zunehmend strenger. Es ist in Abhängigkeitvon dem Kanal und Übertragungsmediumerforderlich, Daten im Gigahertzbereich bei möglichst wenigen Bitfehlernzu übertragen,zum Beispiel bei 2488 Gbit/s bis 10 Gbit/s.For high speed data transmissionthe requirements for the transmission modules,namelyhigh speeds, low bit error rates (bit error rate BER)and a big oneTo show frequency range, increasingly strict. It is dependentfrom the channel and transmission mediumrequired, data in the gigahertz range with as few bit errors as possibletransferred to,for example at 2488 Gbit / s to 10 Gbit / s.
[0005] DieSchaltkreise zur Datenrückgewinnung innerhalbder Übertragungsbausteinewerden als Takt- und Datenrückgewinnungseinrichtungen(CDR) bezeichnet. Es gibt zwei grundlegende Konzepte für die Datenrückgewinnungnach dem Stand der Technik, das heißt Phasenausrichtung und Phasepicking.TheCircuits for data recovery withinthe transmission modulesare used as clock and data recovery devices(CDR). There are two basic concepts for data recoveryaccording to the state of the art, i.e. phase alignment and phase picking.
[0006] 1 zeigt eine Takt- und Datenrückgewinnungseinrichtungnach dem Stand der Technik, wie sie in einem digitalen Empfänger eingesetztwird. 1 shows a clock and data recovery device according to the prior art, as used in a digital receiver.
[0007] Verursachtdurch Taktimpulsschwankungen bzw. Jitter, Bandbegrenzung der Datenkanäle, Intersymbolinterferenzen(ISI) als auch Reflexionen und Übersprechenzwischen den Kanälen,beträgtdie wirksam verwendbare Signal-Augenöffnung nur ungefähr 35% oderweniger als die jeweilige Datenbitzelle, so dass in einem realen3,125 Gbits/s Bitdatenstrom (NRZ = kein Rückgang auf Null) -modulierte Datennur eine Augenöffnungfür jedesEinheitsintervall (UI) mit einer Länge von 112 ps aufweisen, während derRest der Bitzelle durch Taktimpulsschwankungen, Intersymbolinterferenzen(ISI) und Reflexionen Störungenaufweist.Causeddue to clock pulse fluctuations or jitter, band limitation of the data channels, intersymbol interference(ISI) as well as reflections and crosstalkbetween the channels,isthe effective signal eye opening is only about 35% orless than the respective data bit cell, so in a real one3.125 Gbits / s bit data stream (NRZ = no decrease to zero) -modulated datajust an eye openingfor eachHave a unit interval (UI) of 112 ps in length during theRest of the bit cell due to clock pulse fluctuations, intersymbol interference(ISI) and reflections interferencehaving.
[0008] Beider Methode der Phaseneinstellung (Phasenausrichtung) gemäß dem Standder Technik wird ein Phasenregelkreis (PLL) verwendet, um die Sample-Zeitauf die Mitte der Augenöffnungdes empfangenen Signals (Bitzelle) einzustellen. Ein flankengesteuertesD-Flipflop, das im Allgemeinen zum Rückgewinnen und Synchronisierenbenutzt wird, sampelt die an dem D-Eingang anliegenden Daten mittels deransteigenden Flanke am Takteingang.atthe method of phase adjustment (phase alignment) according to the statusThe technique uses a phase locked loop (PLL) to measure the sample timeto the middle of the eye openingthe received signal (bit cell). An edge-controlledD flip-flop, which is generally used for recovery and synchronizationis used, samples the data at the D input using therising edge at the clock input.
[0009] 2 zeigt ein Taktrückgewinnungssystem gemäß dem Standder Technik, welches auf PLL basiert. 2 shows a clock recovery system according to the prior art, which is based on PLL.
[0010] Beider Methode des Phasepicking nach dem Stand der Technik wird dasEingangssignal in einfacher Hinsicht dadurch oversampelt, indemzwei oder mehr D-Flipflops parallel geschaltet werden, die mit abgestuftenTaktphasen getaktet werden. Zur Datenrückgewinnung wählt danneine Steuerschaltung den Ausgang desjenigen D-Flipflops aus, dessen Taktphasedie optimale Sample-Zeit in der Augenöffnung darstellt.atThe method of phase picking according to the prior art willInput signal oversampled in a simple way bytwo or more D flip-flops can be connected in parallel, with gradedClock phases are clocked. Then choose to recover dataa control circuit from the output of the D flip-flop, the clock phaserepresents the optimal sample time in the eye opening.
[0011] BeideherkömmlichenVerfahren könnenauf viele verschiedene Weisen verwirklicht werden. UnterschiedlicheArten von Mehrphasenschaltungen oder Phasenregelkreisen (PLL) können zurAusführungder Phasenausrichtungsmethode und der Phasepickingmethode benutztwerden.BothusualProcedure cancan be realized in many different ways. differentTypes of multi-phase circuits or phase locked loops (PLL) can be usedexecutionthe phase alignment method and the phase picking methodbecome.
[0012] BeideherkömmlicheVerfahren nach dem Stand der Technik erfordern einen Phasendetektor bzw.Phasenabtaster PD, welcher den Phasenwinkel φ des Eingangsdatensignals mitBezug auf die Taktphase φ_CLK innerhalb der Takt- und Datenrückgewinnungseinrichtungbewertet. Ein digitaler Phasendetektor PD kann als eine flankengesteuerteSchalteinrichtung betrachtet werden, der einerseits das empfangeneSignal und andererseits eine Taktphase zugeleitet werden, und welcheden Phasenwinkel φ mittelsinternationaler Phasenübergänge abtastet.Ein fundamentaler Nachteil eines solchen digitalen PhasendetektorsPD ist die Tatsache, dass das empfangene Signal normalerweise mitverschiedenen unvermeidbaren Auswirkungen in dem Übertragungskanal verzerrtund überlagertist, wie zum Beispiel Reflexionen, Abschwächung, Kanalübersprechenund Intersymbolinterferenz (ISI).Both conventional methods according to the prior art require a phase detector or phase scanner PD, which evaluates the phase angle φ of the input data signal with reference to the clock phase φ _CLK within the clock and data recovery device. A digital phase detector PD can be regarded as an edge-controlled switching device, to which the received signal and a clock phase are fed on the one hand and which scans the phase angle φ by means of international phase transitions. A fundamental disadvantage of such a digital phase detector PD is the fact that the received signal is normally distorted and superimposed on the transmission channel with various unavoidable effects, such as reflections, attenuation, channel crosstalk and intersymbol interference (ISI).
[0013] Beider herkömmlichenPhasenausrichtungsmethode nach dem Stand der Technik ist ein digitalerPhasendetektor vorgesehen, in welchem das empfangene Datensignaldirekt auf flankensensitive Eingängeeinwirkt, so dass die oben erwähntenSignalstörungenim Allgemeinen zu falschen Bewertungen des Phasenwinkels φ führen. Vorausgesetzt, dasssie nicht übermäßig häufig auftreten,können diesefalschen Bewertungen durch die Verwendung eines sehr inerten Steuersystemsunterdrücktwerden, so dass die Signalstörungennicht sofort zum Entriegeln des Phasenregelkreises PLL führen. Eine falscheBewertung des Phasenwinkels φ führt jedoch zueiner Reduzierung des Impulsschwankungsbudgets, auch wenn ein inertesSteuersystem benutzt wird, so dass das empfangene Datensignal für die gleicheBitfehlerrate BER eine größere Signal-Augenöffnung benötigt, alses mit einem Phasendetektor der Fall sein würde, der den oben genanntenSignalstörungengegenüberweniger sensitiv ist. Ein weiterer Nachteil eines inerten Steuersystemsliegt darin, dass der Phasenregelkreis PLL eine längere Zeit benötigt umsynchronisiert zu werden.In the conventional phase alignment method according to the prior art, a digital phase detector is provided, in which the received data signal acts directly on edge-sensitive inputs, so that the signal disturbances mentioned above generally lead to incorrect evaluations of the phase angle φ. Provided, that they do not occur excessively often, these incorrect assessments can be suppressed by using a very inert control system so that the signal interference does not immediately lead to the phase locked loop PLL being unlocked. However, an incorrect evaluation of the phase angle φ leads to a reduction in the pulse fluctuation budget, even if an inert control system is used, so that the received data signal requires a larger signal eye opening for the same bit error rate BER than would be the case with a phase detector is less sensitive to the above-mentioned signal interference. Another disadvantage of an inert control system is that the phase locked loop PLL takes a longer time to be synchronized.
[0014] Mitder üblichenPhasenausrichtungsmethode wird die Datenabtastung (Rückgewinnung)auf der Datenrate DR ausgeführt.Die Steuerschleife zur Phasenausrichtung muss nicht die BER 10^-15erreichen, aber das regenerierende Flipflop muss geeignete Stabilität aufweisen.Metastabilitätdes Flipflops führtzu falschen Entscheidungen bei der Datenrückgewinnung.Withthe usualPhase alignment method is data sampling (recovery)executed on the data rate DR.The control loop for phase alignment does not have to be the BER 10 ^ -15reach, but the regenerating flip-flop must have suitable stability.metastabilityof the flip-flopwrong data recovery decisions.
[0015] ZurVermeidung dieser Nachteile von Phasenausrichtungsmethoden wirdbeim Phasepicking CDR gemäß dem Standder Technik die Phaseninformation nicht direkt von dem empfangenenDateneingangssignal erhalten, sondern das empfangene Datensignalwird oversampelt und der Phasenwinkel φ wird von dem oversampeltenSignal abgeleitet.toAvoiding these disadvantages of phase alignment methodsfor phase picking CDR according to the statusthe technology does not directly receive the phase information from the received oneReceived data input signal, but the received data signalis oversampled and the phase angle φ is oversampledSignal derived.
[0016] 3a, 3b zeigt ein Phasepicking-Datenrückgewinnungssystemnach dem Stand der Technik. 3a . 3b Figure 3 shows a prior art phase picking data recovery system.
[0017] Beieinem wie in 3a gezeigtenPhasepicking-Datenrückgewinnungssystemsampeln mehrfache Taktphasen jedes Datenbit von dem empfangenenseriellen Datenstrom an mehrfachen Positionen. Das Phasepicking-Datenrückgewinnungssystemtastet Datenübergänge ab undnimmt das Datensample auf, welches am weitesten von dem abgetastetenDatenübergangentfernt ist. Indem es die Datensamples verzögert, während die Entscheidung getroffenwird, verwendet das in 3a dargestellte Phasepicking-Datenrückgewinnungssystemeine Mitkopplungsschleife. Da es keine Stabilitätseinschränkungen gibt, erzielt das Phasepicking-Datenrückgewinnungssystemeine sehr großeBandbreite und Trackphase-Bewegungen auf einer Cycle-Cycle-Basis. DasTracking kann jedoch nur auf quantisierten Stufen auftreten, welchevom Grad des Oversammpling abhängigsind. Die Phasepicking-Entscheidung verursacht einige Verzögerungszeit.With one like in 3a The phase picking data recovery system shown sample multiple clock phases of each data bit from the received serial data stream at multiple positions. The phase-picking data recovery system samples data transitions and picks up the data sample that is furthest from the sampled data transition. In delaying the data samples while the decision is being made, uses in 3a phase picking data recovery system shown a feedforward loop. Because there are no stability constraints, the phase picking data recovery system achieves a very wide range and track phase movements on a cycle-cycle basis. However, tracking can only occur at quantized levels, which depend on the degree of oversampling. The phase picking decision causes some delay.
[0018] Einprinzipieller Nachteil von Phasenausrichtungsmethoden und Phasepickingmethodengemäß dem Standder Technik ist der, dass nur ein kleiner Abschnitt des empfangenenDatensignals wirkungsvoll fürdie Entscheidung genutzt wird, wobei der nutzbare Signalabschnittdurch die Position der Taktflanke und der Einrichtungs- und Haltezeitender Entscheidungsschaltung festgelegt ist. Um Verletzungen der Einrichtungs-und Haltezeiten der Entscheidungsschaltung zu vermeiden, welcheeine Metastabilitätund somit einen nicht definierten logischen Wert erzeugt, wird dieEntscheidungsschaltung so realisiert, dass ihre Einrichtungs- undHaltezeiten so klein wie möglichsind. Entsprechend ist der Signalabschnitt im Bereich der tatsächlich ausgewerteten Taktflankesehr kurz, und entsprechend ist die ausgewertete Signalenergie sehrgering. Hochfrequente Störungen,wie zum Beispiel hochfrequentes Rauschen führt bei besonders kleinen Signalaugenzu einer erhöhtenBitfehlerrate (BER). Unerwünschtes hochfrequentesRauschen kann auf der Versorgungsspannung der Takt- und Datenrückgewinnungseinrichtungvorhanden sein oder kann zusammen mit dem empfangenen Datensignalaufgebracht werden.Onfundamental disadvantage of phase alignment methods and phase picking methodsaccording to the statusThe technology is that only a small section of the receivedData signal effective forthe decision is used, the usable signal sectionby the position of the clock edge and the setup and hold timesthe decision circuit is set. To violate facilityand to avoid decision circuit hold times whicha metastabilityand thus generates an undefined logical value, theDecision circuit realized so that their facility andHolding times as short as possibleare. Accordingly, the signal section is in the area of the clock edge actually evaluatedvery short, and accordingly the evaluated signal energy is verylow. High-frequency interference,such as high-frequency noise leads to particularly small signal eyesto an elevatedBit error rate (BER). Unwanted high frequencyNoise can be on the supply voltage of the clock and data recovery devicemay be present or together with the received data signalbe applied.
[0019] Umdie Empfindlichkeit der Takt- und Datenrückgewinnungseinrichtung zuvermeiden, ist es wegen der kleinen Signalleistung des gesampeltenSignals bekannt, Stromintegrationsempfänger zu verwenden. In diesenStromintegrationsempfängern wirddas differentielle Dateneingangssignal während eines Zeitabschnittsintegriert, der dem Einheitsintervall UI einer Bitzelle entspricht.Am Ende der Bitzelle wird ausgewertet, ob das Stromintegral positivoder negativ zum Rückgewinnendes Datenbits ist. In einem Kommunikationssystem jedoch, in welchemdie nutzbare Signal-Augenöffnungnur im Bereich von 35% oder auch weniger von der empfangenen Bitzelleliegt, kann ein Stromintegrationsempfänger nicht realisiert werden,da die verzerrten und gestörtenSignalabschnitte außerhalbder nutzbaren Signal-Augenöffnungliegen.Aroundthe sensitivity of the clock and data recovery device tooavoid it is because of the small signal power of the sampledSignal known to use current integration receivers. In theseCurrent integration receiversthe differential data input signal during a periodintegrated, which corresponds to the unit interval UI of a bit cell.At the end of the bit cell it is evaluated whether the current integral is positiveor negative for recoveryof the data bit is. In a communication system, however, in whichthe usable signal eye openingonly in the range of 35% or less of the bit cell receiveda current integration receiver cannot be implemented,because the distorted and disturbedSignal sections outsidethe usable signal eye openinglie.
[0020] EineherkömmlicheTakt- und Datenrückgewinnungseinrichtungnach dem Stand der Technik weist den Nachteil auf, dass sie Rückkopplungsschleifenaufweisen. Dies führtzu Bandbegrenzungen, so dass die Takt- und Datenrückgewinnungseinrichtungweniger tolerant gegenüberPhasenjitter ist.AconventionalClock and data recovery facilitythe disadvantage of the prior art is that they have feedback loopsexhibit. this leads toto band limits, so the clock and data recovery facilityless tolerant ofIs phase jitter.
[0021] Einweiterer Nachteil von Takt- und Datenrückgewinnungseinrichtungen nachdem Stand der Technik mit Rückkopplungsschleifenist der, dass Selbstschwingen auf Grund von Zeit verzögerung in derRückkopplungsschleifeauftreten kann. Dementsprechend sind herkömmliche Takt- und Datenrückgewinnungseinrichtungenmit Rückkopplungsschleifenfür einenseriellen Datenstrom mit einer Datenrate von mehr als einem Gigabitpro Sekunden nicht geeignet.OnAnother disadvantage of clock and data recovery devicesthe state of the art with feedback loopsis that self-swing due to time lag in theFeedback loopcan occur. Accordingly, conventional clock and data recovery devices arewith feedback loopsfor oneserial data stream with a data rate of more than one gigabitnot suitable per second.
[0022] Demgemäß ist esdie Aufgabe der vorliegenden Erfindung, eine Takt- und Datenrückgewinnungseinrichtungund ein Verfahren zum Rückgewinneneines empfangenen hochfrequenten seriellen Datenstroms zu schaffen,welche unempfindlich gegenüber Phasenjittereines empfangenen seriellen Datenbitstroms sind.Accordingly it isthe object of the present invention, a clock and data recovery deviceand a method of recoveryto create a received high frequency serial data streamwhich are insensitive to phase jitterof a received serial data bit stream.
[0023] DieseAufgabe wird durch eine Einrichtung zur Takt- und Datenrückgewinnungmit den Merkmalen des Hauptanspruchs 1 gelöst.ThisThe task is performed by a device for clock and data recoverysolved with the features of main claim 1.
[0024] 6b zeigt den Phasendetektorgewinn bzw.-verstärkungder Einrichtung zur Takt- und Datenrückgewinnung einer bevorzugtenerfindungsgemäßen Ausführungsform. 6b shows the phase detector gain or gain of the device for clock and data recovery of a preferred embodiment of the invention.
[0025] DieErfindung schafft eine Einrichtung zur Takt- und Datenrückgewinnungzur Rückgewinnung einesempfangenen seriellen Datenbitstroms mit (a)einer Mitkopplungs-Nachführeinrichtungenzur Nachführungeiner Sampling-Zeit zu dem Zentrum einer Intervalleinheit (UI) desempfangenen Datenbitstroms, wobei die Mitkopplungs-NachführeinrichtungFolgendes aufweist: (a1) eine Erzeugungseinrichtung für eine Sampling-Phasezur Erzeugung von äquidistanten Sample-Phasensignalen,die mit einem vorher festgelegten Körnung ausgegeben werden; (a2)eine Oversampling-Einheit (OSU) zum Oversampling des empfangenenDatenstroms mit den Sample-Phasensignalen gemäß einer vorher festgelegtenOversampling-Rate (OSR); (a3) eine Serien-/Parallelumsetzereinheit,welche den oversampelten Datenstrom in einen entserialisierten Datenstrommit einem vorher festgelegten Dezimierungsfaktor (DF) umsetzt; (a4)eine binärePhasenabtasteinheit (BPD) zum Abtasten eines Mittelwerts einer Phasendifferenz (APD)zwischen dem empfangenen seriellen Datenbitstrom und dem Referenzphasensignal,indem eine von der aktuellen Datendichte (DD) des entserialisiertenDatenstroms abhängigeEinstellung einer Phasenabtastverstärkung (PDG) so erfolgt, dassdie Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG)minimiert wird; und (a5) eine Filterschleife zur Nachführung eines Phasenoffsetsdes abgetasteten Mittelwerts der Phasendifferenz zu einer ungefähren Sampling-Zeitim Zentrum des Einheitsintervalls (UI), um ein präzises Nachführungs-Steuersignalzu erhalten; (a6) ein endlicher Automat (FSM) bzw. „FiniteState Machine",welcher ein Grobverschiebungs-Steuersignal erzeugt, wenn der Mittelwert derPhasendifferenz (APD) einen vorher festgelegten Schwellwert überschreitet; (a7)ein Binärrotierer,welcher den entserialisierten Datenstrom in Abhängigkeit von dem Grobverschiebungs-Steuersignal unddem präzisen Nachführungs-Steuersignalrotiert; (b) Datenerkennungseinrichtungen (DRM) zur Rückgewinnung der empfangenenDatenströme, welcheeine Zahl von parallelen FIR-Filternaufweisen, wobei jedes Erkennungs-FIR-Filter Folgendes aufweist: (b1)eine Gewichtungseinheit zur Gewichtung von Datensamples des parallelisiertenDatenstroms zur Sample-Zeit, die durch die Phaseneinstelleinrichtungeingestellt ist; (b2) eine Summenbildungseinheit zur Summenbildungder gewichteten Datensamples; und (b3) eine Vergleichseinheitzum Vergleich der aufsummierten Datensamples mit einem Schwellwert zumAbtasten des logischen Werts eines Datenbits innerhalb des empfangenenseriellen Datenbitstroms. The invention provides a device for clock and data recovery for the recovery of a received serial data bit stream (a) a feedforward tracker for tracking a sampling time to the center of an interval unit (UI) of the received data bit stream, the feedforward tracker comprising: (a1) a sampling phase generator for generating equidistant sample phase signals that are issued with a predetermined grain size; (a2) an oversampling unit (OSU) for oversampling the received data stream with the sample phase signals in accordance with a predetermined oversampling rate (OSR); (a3) a series / parallel converter unit, which converts the oversampled data stream into a de-serialized data stream with a predetermined decimation factor (DF); (a4) a binary phase sampling unit (BPD) for sampling an average value of a phase difference (APD) between the received serial data bit stream and the reference phase signal by setting a phase sampling gain (PDG) depending on the current data density (DD) of the deserialized data stream so that the deviation of the mean value of the phase sample gain (PDG) is minimized; and (a5) a filter loop for tracking a phase offset of the sampled average of the phase difference at an approximate sampling time in the center of the unit interval (UI) to obtain a precise tracking control signal; (a6) a finite state machine (FSM) or "finite state machine" which generates a coarse shift control signal if the mean value of the phase difference (APD) exceeds a predetermined threshold value; (a7) a binary rotator which depends on the de-serialized data stream rotated from the coarse shift control signal and the precise tracking control signal; (b) data recognition devices (DRM) for recovering the received data streams, which have a number of parallel FIR filters, each recognition FIR filter having the following: (b1) a weighting unit for weighting data samples of the parallelized data stream at the sample time, which is set by the phase adjuster; (b2) a summation unit for summing the weighted data samples; and (b3) a comparison unit for comparing the summed up data samples with a threshold value for sampling the logical value of a data bit within the received serial data bit stream.
[0026] EinVorteil der erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungliegt darin, dass die technische Realisierung vollständig imdigitalen Bereich durchgeführtist.OnAdvantage of the device according to the inventionfor clock and data recoveryis that the technical implementation is completely in thedigital areais.
[0027] Daes keine Rückkopplungsschleifegibt, kann kein Schwingen auftreten, auch nicht bei hohen Datenbitratenmit einer Datenrate von mehr als einem Gigabit pro Sekunde.Therethere is no feedback loopthere is no oscillation, even at high data bit rateswith a data rate of more than one gigabit per second.
[0028] Dakeine Rückkopplungsschleifenverwirklicht sind, ist die technische Komplexität der Einrichtung zur Takt-und Datenrückgewinnunggemäß der vorliegendenErfindung vergleichsweise gering.Thereno feedback loopsare realized, the technical complexity of the facility for clockand data recoveryaccording to the presentInvention comparatively small.
[0029] Einweiterer Vorteil der erfindungsgemäßen Einrichtung zur Takt- undDatenrückgewinnungist der, dass redundante Daten informationen, die zur Phasensynchronisationbenutzt werden, zur gleichen Zeit zur Rückgewinnung des seriellen Datenbitstromsverwendet werden. Demgemäß ist dieDatenrückgewinnungseinrichtungin einer Störumgebung sehrrobust.OnAnother advantage of the device according to the clock andData recoveryis that redundant data information needed for phase synchronizationare used at the same time to recover the serial data bit streambe used. Accordingly, theData recovery devicein a very noisy environmentrobust.
[0030] DieEinrichtung zur Takt- und Datenrückgewinnunggemäß der vorliegendenErfindung ist mit Bezug auf Abweichungen oder Jitter der Sampling-Phasesehr robust.TheDevice for clock and data recoveryaccording to the presentInvention is in terms of deviations or jitter of the sampling phasepretty tough.
[0031] Einweiterer Vorteil der erfindungsgemäßen Einrichtung zur Takt- undDatenrückgewinnungbesteht darin, dass derselbe Schaltungsaufbau gleichzeitig für zwei unterschiedlicheFunktionen benutzt wird, das heißt für die Nachführung der Phase bzw. Phase-Trackingund fürDatenerkennung.OnAnother advantage of the device according to the clock andData recoveryis that the same circuit design for two different ones at the same timeFunctions is used, i.e. for tracking the phase or phase trackingand forData recognition.
[0032] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung ist eine Bitausrichtungseinheit vorgesehen, welche vonder Oversampling-Einheit erzeugte Datensamples innerhalb eines Einheitsintervalls(UI) simultan an die Serien-/Parallelumsetzereinheitanlegt.In a preferred embodiment of the device for clock and data recovery according to the present invention is a bit aligner tion unit is provided, which applies data samples generated by the oversampling unit to the serial / parallel converter unit simultaneously within a unit interval (UI).
[0033] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung weist der endliche Automat bzw. die „Finite State Machine" einen ersten Speicherzum Speichern von mindestens einem Phasenschwellwert und einen zweitenSpeicher zum Speichern eines zu jedem Phasenhalteschwellwert gehörenden Koeffizientenzur Grobverschiebung auf.Ina preferred embodimentthe device for clock and data recovery according to the presentAccording to the invention, the finite state machine or the “finite state machine” has a first memoryfor storing at least one phase threshold and a secondMemory for storing a coefficient associated with each phase hold thresholdfor gross shift on.
[0034] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungweist der endliche Automat einen Komparator zum Vergleich des Mittelwerts derPhasendifferenz mit dem mindestens einen Phasenschwellwert auf undgibt einen zugehörigenKoeffizienten zur Grobverschiebung aus.Ina preferred embodimentthe device according to the inventionfor clock and data recoverythe finite automaton has a comparator for comparing the mean of thePhase difference with the at least one phase threshold on andgives an associatedCoarse shift coefficients.
[0035] Ineiner bevorzugten Ausführungsformsind die Phasenschwellwerte programmierbar.Ina preferred embodimentthe phase thresholds are programmable.
[0036] Ineiner bevorzugten Ausführungsformsind die Koeffizienten zur Grobverschiebung auch programmierbar.Ina preferred embodimentthe coarse shift coefficients are also programmable.
[0037] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungweist der endliche Automat einen Multiplikator zur Multiplikationeines von dem Komparator ausgegebenen Koeffizienten zur Grobverschiebungmit einem Vorzeichenwert des Mittelwerts einer Phasendifferenz auf.Ina preferred embodimentthe device according to the inventionfor clock and data recoverythe finite automaton has a multiplier for multiplicationa coarse shift coefficient output from the comparatorwith a sign of the mean of a phase difference.
[0038] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungweist der binäreRotierer ein Schieberegister zum Speichern von Datensamples des entserialisiertenDatenstroms von mehr als einem Einheitsintervall (UI) und einenTrommelverschieber auf, welcher alle Datensamples eines Einheitsintervalls(UI) und einige der benachbarten Datensamples des vorhergehendenEinheitsintervalls und eines folgenden Einheitsintervalls in Abhängigkeitvon dem Signal zur Grobverschiebung und von dem präzisen Nachführungs-Steuersignal rotiert.Ina preferred embodimentthe device according to the inventionfor clock and data recoveryindicates the binaryRotator a shift register for storing data samples of the deserializedData streams of more than one unit interval (UI) and oneDrum shifter on, which all data samples of a unit interval(UI) and some of the neighboring data samples from the previous oneUnit interval and a subsequent unit interval dependingrotated from the coarse shift signal and from the precise tracking control signal.
[0039] Ineiner bevorzugten Ausführungsformweist die Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung eine Einrichtung zur Abtastung der aktuellen Datendichte(DD) des entserialisierten Datenbitstroms und eine Einrichtung zurEinstellung der Phasenabtastverstärkung (PDG) in Abhängigkeitvon der abgetasteten aktuellen Datendichte (DD) auf.Ina preferred embodimenthas the device for clock and data recovery according to the presentInvention a device for sampling the current data density(DD) of the deserialized data bit stream and a device forSetting the phase scan gain (PDG) dependingfrom the sampled current data density (DD).
[0040] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung weist die Einrichtung zur Abtastung der aktuellen Datendichteeine Vielzahl von EXOR-Gattern auf, wobei jedes EXOR-Gatter zweivon der Oversampling-Einheit erzeugte benachbarte Datensamples vergleicht,um zu entscheiden, ob ein Datenübergangstattgefunden hat.Ina preferred embodimentthe device for clock and data recovery according to the presentInvention has the device for sampling the current data densitya plurality of EXOR gates, each EXOR gate twocompares neighboring data samples generated by the oversampling unit,to decide whether a data transferhas taken place.
[0041] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungweist die Einrichtung zur Abtastung der aktuellen Datendichte weiterhineine Summiereinrichtung zur Aufsummierung der Zahl von von den EXOR-Gatternabgetasteten Datenübergängen auf.Ina preferred embodimentthe device according to the inventionfor clock and data recoverythe device for sampling the current data density continuesa summing device for adding up the number of of the EXOR gatessampled data transitions.
[0042] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung berechnet die Einrichtung zur Einstellung der Phasenabtastverstärkung diePhasenabtastverstärkungdurch Multiplikation der aufsummierten Zahl von Datenübergängen miteinem Multiplikationsfaktor (MF).Ina preferred embodimentthe device for clock and data recovery according to the presentInvention calculates the device for adjusting the phase sampling gainPhasenabtastverstärkungby multiplying the total number of data transitions bya multiplication factor (MF).
[0043] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungwird der Multiplikationsfaktor (MF) erhöht, wenn die abgetastete Zahlvon Datenübergängen abgenommenhat.Ina preferred embodimentthe device according to the inventionfor clock and data recoverythe multiplication factor (MF) is increased when the sampled numberremoved from data transitionsHas.
[0044] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung ist die Zahl (N) von EXOR-Gattern zur Abtastung der aktuellen Datendichtedurch das Produkt aus dem Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheitund der Oversampling-Rate (OSR) der Oversampling-Einheit gegeben: N = DF × OSR In a preferred embodiment of the device for clock and data recovery according to the present invention, the number (N) of EXOR gates for sampling the current data density by the product of the decimation factor (DF) of the series / parallel converter unit and the oversampling rate ( OSR) given to the oversampling unit: N = DF × OSR
[0045] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung beträgtder Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit acht (DF =8).Ina preferred embodimentthe device for clock and data recovery according to the presentInvention isthe decimation factor (DF) of the series / parallel converter unit eight (DF =8th).
[0046] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungbeträgtdie Oversampling-Rate (OSR) der Oversampling-Einheit vier (OSR =4).Ina preferred embodimentthe device according to the inventionfor clock and data recoveryisthe oversampling rate (OSR) of the oversampling unit four (OSR =4).
[0047] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung beträgtdie Datenübertragungsrate(DR) des seriellen Datenbitstroms mehr als ein Gigabit pro Sekunde. DR ≥ 1Gbit/s In a preferred embodiment of the device for clock and data recovery according to the present invention, the data transmission rate (DR) of the serial data bit stream is more than one gigabit per second. DR ≥ 1 Gbit / s
[0048] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungweist die Gewichtungseinheit der Datenerkennungseinrichtung Signalverstärker auf,wobei jeder Signalverstärkerein jeweiliges Datensample mit einer programmierbaren Verstärkung verstärkt.Ina preferred embodimentthe device according to the inventionfor clock and data recoverythe weighting unit of the data recognition device has signal amplifiers,each signal amplifiereach data sample amplified with a programmable gain.
[0049] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung sind die FIR-Filter zur Datenerkennung der Datenerkennungseinrichtungmit einem FIFO-Register verbunden.Ina preferred embodimentthe device for clock and data recovery according to the presentThe FIR filters for data recognition of the data recognition device are inventionconnected to a FIFO register.
[0050] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungkorrespondiert die Zahl von FIR-Filtern zur Datenerkennung zu demDezimierungsfaktor (DF) der Serien-/Parallel-Low-Umsetzereinheit.Ina preferred embodimentthe device according to the inventionfor clock and data recoverythe number of FIR filters for data recognition corresponds to thatDecimation factor (DF) of the series / parallel low converter unit.
[0051] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung weist die Oversampling-Einheit eine vorher festgelegteZahl von taktgetriggerten Sampling-Elementen auf.Ina preferred embodimentthe device for clock and data recovery according to the presentInvention, the oversampling unit has a predetermined oneNumber of clock-triggered sampling elements.
[0052] Ineiner bevorzugten Ausführungsind die Sampling-Elemente als D-Flipflops ausgebildet.Ina preferred embodimentthe sampling elements are designed as D flip-flops.
[0053] Ineiner alternativen Ausführungsind die Sampling-Elemente als D-Latches ausgebildet.Inan alternative versionthe sampling elements are designed as D-latches.
[0054] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung wird jedes Sampling-Element durch ein von der Phaseninterpolationseinheiterzeugtes korrespondierendes Referenzphasensignal getaktet.Ina preferred embodimentthe device for clock and data recovery according to the presentEach sampling element is invented by one of the phase interpolation unitgenerated corresponding reference phase signal clocked.
[0055] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungempfängtdie Einrichtung zur Erzeugung von äquidistanten Sampling-Phasensignalen einReferenztaktsignal von einem Referenztaktgenerator.Ina preferred embodimentthe device according to the inventionfor clock and data recoveryreceivesthe device for generating equidistant sampling phase signalsReference clock signal from a reference clock generator.
[0056] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung wird der Referenztaktgenerator durch einen Phasenregelkreis(PLL) gebildet.Ina preferred embodimentthe device for clock and data recovery according to the presentThe reference clock generator is invented by a phase locked loop(PLL) formed.
[0057] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungist eine Verriegelungsabtasteinheit vorgesehen, welche abtastet,ob die Einrichtung zur Takt-und -Datenrückgewinnung mit dem empfangenenseriellen Datenbitstrom verriegelt ist.Ina preferred embodimentthe device according to the inventionfor clock and data recoverya locking scanning unit is provided, which scans,whether the device for clock and data recovery with the receivedserial data bit stream is locked.
[0058] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung ist eine Übergangsverlustabtasteinheitvorgesehen, welche abtastet, wann der serielle Datenbitstrom aufgehört hat.Ina preferred embodimentthe device for clock and data recovery according to the presentInvention is a transition loss sensing unitprovided which samples when the serial data bit stream ceased.
[0059] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungweist die digitale Steuereinheit weiterhin die Verriegelungsabtasteinheitund die Übergangsverlustabtasteinheitauf.Ina preferred embodimentthe device according to the inventionfor clock and data recoverythe digital control unit also has the interlock scanning unitand the transition loss sensing uniton.
[0060] Ineiner bevorzugten Ausführungsformder Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung weisen die äquidistantenReferenzphasensignale eine Phasendifferenz Δφ von 45° auf um acht Phasensegmentefestzulegen.Ina preferred embodimentthe device for clock and data recovery according to the presentInvention show the equidistantReference phase signals a phase difference Δφ from 45 ° to around eight phase segmentsset.
[0061] Ineiner bevorzugten Ausführungsformder erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnunginterpoliert die Phaseninterpolationseinheit Phasensignale in jedemPhasensegment auf der Basis der äquidistantenReferenzphasensignale.Ina preferred embodimentthe device according to the inventionfor clock and data recoverythe phase interpolation unit interpolates phase signals in eachPhase segment based on the equidistantReference phase signals.
[0062] DieErfindung sieht außerdemein Verfahren zur Rückgewinnungvon Takt- und Daten eines empfangenen seriellen Datenstroms vor,welches die folgenden Verfahrensschritte aufweist: (a1) Oversampeln des empfangenen Datenbitstroms mit Sampling-Phasensignalen miteiner vorher festgelegten Körnung; (a2) Umsetzen des oversampelten Datenbitstroms in einen entserialisiertenDatenstrom; (a3) Abtasten eines Mittelwerts einer Phasendifferenz (AVG PH)zwischen dem empfangenen seriellen Datenbitstrom und den Sampling-Phasensignalen,indem eine Phasenabtastverstärkung (PDG)in Abhängigkeitvon der Datendichte (DD) des parallelisierten Datenstroms eingestelltwird, um die Abweichung des entserialisierten Mittelwerts der Phasenabtastverstärkung zuminimieren; (a4) Filtern des abgetasteten Mittelwerts der Phasendifferenzzum Erzeugen eines präzisenNachführungs-Steuersignals,das zum Nachführeneines kleinen Phasenoffsets des Mittelwerts des Phasensignals aneinem idealen Sampling-Punkt indem Zentrum des Einheitsintervalls (UI) vorgesehen ist; (a5) Vergleichen des abgetasteten Mittelwerts der Phasendifferenzmit mindestens einem Schwellwert, um ein Steuersignal zur Grobverschiebung zuerzeugen; (a6) Rotieren des entserialisierten Datenstroms in Abhängigkeitvon dem Steuersignal zur Grobverschiebung und dem präzisen Nachführungs-Steuersignalmittels eines binärenRotierers; (b1) Gewichten von Datensamples des entserialisierten Datenstromszur idealen Sampling-Zeit; (b2) Aufsummieren der gewichteten Datensamples; (b3) Vergleichen der aufsummierten gewichteten Datensamplesmit einem Schwellwert, um den logischen Wert eines Datenbits innerhalbdes seriellen Datenbitstroms abzutasten. The invention also provides a method for recovering clock and data from a received serial data stream, which has the following method steps: (a1) oversampling the received data bit stream with sampling phase signals with a predetermined grain size; (a2) converting the oversampled data bit stream into a de-serialized data stream; (a3) Sampling an average of a phase difference (AVG PH) between the received serial data bit stream and the sampling phase signals by adjusting a phase sampling gain (PDG) as a function of the data density (DD) of the parallelized data stream to compensate for the deviation of the de-serialized average of the Minimize phase scan gain; (a4) filtering the sampled average of the phase difference to produce a precise tracking control signal intended to track a small phase offset of the average of the phase signal at an ideal sampling point in the center of the unit interval (UI); (a5) comparing the sampled average of the phase difference with at least one threshold to generate a coarse shift control signal; (a6) rotating the deserialized data stream in response to the coarse shift control signal and the precise tracking control signal using a binary rotator; (b1) weighting data samples of the deserialized data stream at the ideal sampling time; (b2) adding up the weighted data samples; (b3) comparing the summed weighted data samples to a threshold to sample the logical value of a data bit within the serial data bit stream.
[0063] ImFolgenden werden bevorzugte Ausführungsformender Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegendenErfindung und des Verfahrens zum Rückgewinnen von Takt und Datenmit Bezug auf die beigefügtenZeichnungen beschrieben.in theThe following are preferred embodimentsthe device for clock and data recovery according to the presentInvention and method for recovering clock and datawith reference to the attachedDescribed drawings.
[0064] 1 zeigt eine Takt- und Datenrückgewinnungseinrichtungnach dem Stand der Technik. 1 shows a clock and data recovery device according to the prior art.
[0065] 2 zeigt ein PLL-basiertesTaktrückgewinnungssystemnach dem Stand der Technik. 2 shows a PLL-based clock recovery system according to the prior art.
[0066] 3a, 3b zeigt ein Phasepicking-Datenrückgewinnungssystemnach dem Stand der Technik. 3a . 3b Figure 3 shows a prior art phase picking data recovery system.
[0067] 4 zeigt eine bevorzugteAusführungsformder mitgekoppelten Einrichtung zur Takt- und Datenrückgewinnunggemäß der vorliegendenErfindung. 4 shows a preferred embodiment of the coupled device for clock and data recovery according to the present invention.
[0068] 5 zeigt ein Impulssignaldiagrammzur Darstellung der Funktionalitätder Bitausrichtungseinheit, die in einer bevorzugten Ausgestaltungder mitgekoppelten Einrichtung zur Rückgewinnung von Takt und Datengemäß der vorliegendenErfindung vorgesehen ist. 5 shows a pulse signal diagram to illustrate the functionality of the bit alignment unit, which is provided in a preferred embodiment of the coupled device for the recovery of clock and data according to the present invention.
[0069] 6 zeigt ein Blockdiagrammeiner in einer bevorzugten Ausgestaltung der erfindungsgemäßen Einrichtungzur Takt- und Datenrückgewinnungvorgesehenen digitalen Steuereinheit. 6 shows a block diagram of a digital control unit provided in a preferred embodiment of the device according to the invention for clock and data recovery.
[0070] 7a, 7b zeigen eine bevorzugte Ausführung derbinärenPhasenabtasteinheit gemäß der vorliegendenErfindung. 7a . 7b show a preferred embodiment of the binary phase sampling unit according to the present invention.
[0071] 8a zeigt eine Phasenabtastverstärkung einerkonventionellen binärenPhasenabtasteinheit. 8a shows a phase sampling gain of a conventional binary phase sampling unit.
[0072] 8b zeigt die Phasenabtastverstärkung dererfindungsgemäßen Phasenabtasteinheitnach den 7a, 7b. 8b shows the phase sampling gain of the phase sampling unit according to the invention 7a . 7b ,
[0073] 9 zeigt eine bevorzugteAusgestaltung des endlichen Automaten, wie er innerhalb der erfindungsgemäßen Takt-und Datenrückgewinnungseinrichtungvorgesehen ist. 9 shows a preferred embodiment of the finite state machine, as it is provided within the clock and data recovery device according to the invention.
[0074] 10 zeigt eine bevorzugteAusführungeines Trackingschleifenfilters, wie er innerhalb einer bevorzugtenAusgestaltung der erfindungsgemäßen Takt-und Datenrückgewinnungseinrichtungvorgesehen ist. 10 shows a preferred embodiment of a tracking loop filter, as is provided within a preferred embodiment of the clock and data recovery device according to the invention.
[0075] 11 zeigt ein Zeitdiagrammzur Darstellung der Funktionalitäteiner Modulus-Berechnung, wie sie in dem Trackingschleifenfiltergemäß der in 10 gezeigten vorliegendenErfindung vorgesehen ist. 11 shows a timing diagram to illustrate the functionality of a modulus calculation, as it is in the tracking loop filter according to the in 10 shown present invention is provided.
[0076] 12 zeigt eine bevorzugteAusgestaltung des binärenRotierers, wie er innerhalb einer bevorzugten Ausgestaltung dererfindungsgemäßen Takt- undDatenrückgewinnungseinrichtungvorgesehen ist. 12 shows a preferred embodiment of the binary rotator, as is provided within a preferred embodiment of the clock and data recovery device according to the invention.
[0077] 13 zeigt eine bevorzugteAusführungsformder Datenerkennungseinheit gemäß der vorliegendenErfindung. 13 shows a preferred embodiment of the data recognition unit according to the present invention.
[0078] 14 zeigt ein Zeitdiagrammzur Darstellung der Funktionalitätder Datenerkennungseinheit gemäß der vorliegendenErfindung. 14 shows a timing diagram to illustrate the functionality of the data recognition unit according to the present invention.
[0079] 15a zeigt eine Übertragungsfunktioneines FIR-Filters zur Datenerkennung gemäß der vorliegenden Erfindung. 15a shows a transfer function of a FIR filter for data recognition according to the present invention.
[0080] 15b zeigt eine korrespondierendeImpulsantwort eines FIR-Filters zur Datenerkennung gemäß der vorliegendenErfindung. 15b shows a corresponding impulse response of an FIR filter for data recognition according to the present invention.
[0081] 15c zeigt eine Impulsantworteines FIR-Filters, wie er in der erfindungsgemäßen Datenerkennungseinheitverwirklicht ist. 15c shows an impulse response of an FIR filter as it is implemented in the data recognition unit according to the invention.
[0082] 16 zeigt eine zweite Ausführungsform dermitgekoppelten Einrichtung zur Rückgewinnung vonTakt und Daten gemäß der vorliegendenErfindung. 16 shows a second embodiment of the coupled device for the recovery of clock and data according to the present invention.
[0083] 17 zeigt eine dritte Ausführungsformder mitgekoppelten Einrichtung zur Rückgewinnung von Takt und Datengemäß der vorliegendenErfindung. 17 shows a third embodiment of the coupled device for the recovery of clock and data according to the present invention.
[0084] Wieaus 4 ersichtlich ist,weist die der mitgekoppelten Einrichtung 1 zur Rückgewinnung vonTakt und Daten einen Dateneingang 2 zum Empfang des seriellenDatenbitstroms übereinen Datenübertragungskanalauf. Die rückgewonnenenDatenströmewerden von der Takt- und Datenrückgewinnungseinrichtung 1 über einenDatenausgabeanschluss 3 ausgegeben.How out 4 can be seen, that of the coupled device 1 a data input for the recovery of clock and data 2 to receive the serial data bit stream via a data transmission channel. The recovered data streams are from the clock and data recovery device 1 via a data output connection 3 output.
[0085] Diemitgekoppelte Einrichtung 1 zur Rückgewinnung von Takt und Datenumfasst weiterhin einen Anschluss 4 für einen Referenztakteingangzum Empfang eines Referenztaktsignals von ei nem Taktsignalgeneratoroder einem Systemtaktsignal. Das rückgewonnene Taktsignal desempfangenen seriellen Bitstroms wird von der Takt- und Datenrückgewinnungseinrichtung 1 über einenTaktausgabeanschluss 5 ausgegeben. Weiterhin ist ein Ausgabeanschluss 7 zumAnzeigen bzw. Melden vorgesehen, dass die Takt- und Datenrückgewinnungseinrichtung 1 mitdem seriellen Datenbitstrom verriegelt bzw. synchronisiert ist.Falls der empfangene serielle Datenbitstrom unterbrochen oder angehaltenwird, wird dieses von dem Ausgabeanschluss 6 der Takt-und Datenrückgewinnungseinrichtung 1 angezeigtbzw. gemeldet.The coupled facility 1 for the recovery of clock and data also includes a connection 4 for a reference clock input for receiving a reference clock signal from a clock signal generator or a system clock signal. The recovered clock signal of the received serial bit stream is used by the clock and data recovery device 1 via a clock output Enough 5 output. There is also an output connector 7 provided for displaying or reporting that the clock and data recovery device 1 is locked or synchronized with the serial data bit stream. If the received serial data bit stream is interrupted or stopped, this is from the output port 6 the clock and data recovery device 1 displayed or reported.
[0086] Dieerfindungsgemäße mitgekoppelteEinrichtung 1 zur Rückgewinnungvon Takt und Daten weist einen Verzögerungsregelkreis 8 auf,welcher äquidistanteReferenzphasensignale Pi auf der Basis des empfangenen Referenztaktsignalserzeugt, das am Anschluss 4 für den Takteingang angelegtist.The coupled-in device according to the invention 1 for the recovery of clock and data has a delay control loop 8th which generates equidistant reference phase signals Pi on the basis of the received reference clock signal that is at the terminal 4 is created for the clock input.
[0087] DieReferenzphasensignale Pi sind äquidistanteReferenzphasensignale, das heißtdie Phasendifferenz Δφ zwischenden Referenzphasensignalen ist konstant.TheReference phase signals Pi are equidistantReference phase signals, that isthe phase difference Δφ betweenthe reference phase signals is constant.
[0088] Diein 4 dargestellte Einrichtung 1 zur Rückgewinnungvon Takt und Daten weist weiterhin eine Phaseninterpolationseinheit 9 auf,welche die erzeugten Referenzphasensignale P_i interpoliertund das Phasensignal mit einer vorher festgelegten Körnung ausgibt.In the 4 illustrated facility 1 a phase interpolation unit also has for the recovery of clock and data 9 which interpolates the generated reference phase signals P _i and outputs the phase signal with a predetermined grain size.
[0089] DasPhasensignal S_xy, welches eine Phase zwischeneiner ersten Referenzphase von zum Beispiel 0° und einer zweiten Referenzphasevon zum Beispiel 45° aufweist,wird erzeugt, indem die Verstärkungskoeffizientender jeweiligen Signalverstärkerin der Phaseninterpolationseinheit 9 eingestellt werdenund indem eine Aufsummierung der gewichteten Signale ausgeführt wird.Je mehr Referenzphasensignale P_i von demVerzögerungsregelkreis 8 erzeugtwerden, je höherist die Genauigkeit der Phaseninterpolation, die durch die Phaseninterpolationseinheit 9 ausgeführt wird.The phase signal S _xy , which has a phase between a first reference phase of, for example, 0 ° and a second reference phase of, for example, 45 °, is generated by the gain coefficients of the respective signal amplifiers in the phase interpolation unit 9 can be set and by adding up the weighted signals. The more reference phase signals P _i from the delay locked loop 8th are generated, the higher the accuracy of the phase interpolation by the phase interpolation unit 9 is performed.
[0090] Dieinterpolierten Phasensignale S_i werden vonder Phaseninterpolationseinheit 9 an eine Oversampling-Einheit 10 dermitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Datengeleitet. Die Oversampling-Einheit 10 empfängt dengelieferten seriellen Datenbitstrom über Puffer. Der empfangeneDatenbitstrom wird mittels der interpolierten ReferenzphasensignaleS_i gemäß einervorher festgelegten Oversampling-Rate (OSR) oversampelt.The interpolated phase signals S _i are from the phase interpolation unit 9 to an oversampling unit 10 the coupled device 1 to recover clock and data. The oversampling unit 10 receives the supplied serial data bit stream via buffer. The received data bit stream is oversampled using the interpolated reference phase signals S _{i in} accordance with a previously defined oversampling rate (OSR).
[0091] DerAusgang der Oversampling-Einheit 10 ist über eineBitausrichtungseinheit 11 mit einer Serien-/Parallelumsetzereinheit 12 verbunden,welche den oversampelten Datenstrom in einen entserialisierten Datenstrommit einem vorher festgelegten Dezimierungsfaktor (DF) umsetzt. DieWeite des entserialisierten Datenstroms ist definiert durch das Produktaus der Oversampling-Rate (OSR) und dem Dezimierungsfaktor (DF).The output of the oversampling unit 10 is about a bit aligner 11 with a serial / parallel converter unit 12 connected, which converts the oversampled data stream into a de-serialized data stream with a predetermined decimation factor (DF). The width of the deserialized data stream is defined by the product of the oversampling rate (OSR) and the decimation factor (DF).
[0092] 5 zeigt ein Impulsdiagrammzur Darstellung der Funktionalitätder Ausrichtungseinheit 11. Die von der Oversampling-Einheit 10 erzeugtenDatensamples, die zu demselben Signal-Auge oder Einheitsintervall (UI) gehören, weiseneine bestimmte relative Zeitverzögerungauf. Die Bitausrichtungseinheit 11 führt alle Datensamples, diezu demselben Einheitsintervall (UI) gehören, gleichzeitig der Serien-/Parallelumsetzereinheit 12 zu. 5 shows a timing diagram to illustrate the functionality of the alignment unit 11 , The one from the oversampling unit 10 generated data samples that belong to the same signal eye or unit interval (UI) have a certain relative time delay. The bit aligner 11 carries all data samples belonging to the same unit interval (UI) simultaneously to the serial / parallel converter unit 12 to.
[0093] Dervon der Serien-/Parallelumsetzereinheit 12 erzeugte entserialisierteDatenstrom wird einer digitalen Steuereinheit 13 innerhalbder mitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Datenzugeleitet.The one from the serial / parallel converter unit 12 Generated de-serialized data stream is a digital control unit 13 within the coupled facility 1 fed for recovery of clock and data.
[0094] 6 zeigt eine bevorzugteAusgestaltung der digitalen Steuereinheit 13. Die digitaleSteuereinheit 13 weist ein erstes Register 14 zumSpeichern des empfangenen parallelisierten Datenstroms von der Serien-/Parallelumsetzereinheit 12 auf.Die digitale Steuereinheit 13 weist weiterhin Register 15, 16 auf,um entserialisierte Datensamples zu unterschiedlichen Zeiten zuspeichern, das heißtDatensamples von benachbarten Einheitsintervallen (UI). Die Register 14, 15, 16 werdenalle von einer internen Taktleitung 17 getaktet, welcheein Taktsignal mit einer Taktfrequenz liefert, die ein Bruchteilder Taktfrequenz des an dem Anschluss 4 für den Referenztakteinganganliegenden Referenztaktsignals ist. Der Bruchteil korrespondiertzu dem Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit 12. Dieim Register 14 gespeicherten entserialisierten Datensampleswerden an eine binärePhasenabtasteinheit 18 innerhalb der digitalen Steuereinheit 13 geleitet.Die binärePhasenabtasteinheit 18 ist zum Abtasten eines Mittelwertseiner Phasendifferenz zwischen dem empfangenen seriellen Datenbitstrom unddem Referenzphasensignal vorgesehen, indem eine Phasenabtastverstärkung inAbhängigkeitvon der aktuellen Datendichte (DD) des entserialisierten Datenstromsso eingestellt wird, dass die Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG)minimiert wird. 6 shows a preferred embodiment of the digital control unit 13 , The digital control unit 13 has a first register 14 for storing the received parallelized data stream from the serial / parallel converter unit 12 on. The digital control unit 13 still has registers 15 . 16 to store deserialized data samples at different times, i.e. data samples from neighboring unit intervals (UI). The registers 14 . 15 . 16 are all from an internal clock line 17 clocked, which provides a clock signal with a clock frequency that is a fraction of the clock frequency of the at the connection 4 is present for the reference clock input reference clock signal. The fraction corresponds to the decimation factor (DF) of the series / parallel converter unit 12 , The one in the register 14 Stored serialized data samples are sent to a binary phase sampling unit 18 inside the digital control unit 13 directed. The binary phase sampling unit 18 is provided for sampling an average value of a phase difference between the received serial data bit stream and the reference phase signal by setting a phase sampling gain as a function of the current data density (DD) of the de-serialized data stream so that the deviation of the average value of the phase sampling gain (PDG) is minimized.
[0095] Dervon dem binärenPhasenabtaster 18 berechnete Mittelwert der Phasendifferenz(AVG-PH) wird übereinen Puffer 19 an ein Trackingschleifenfilter 20 undeinen endlichen Automat inner halb der digitalen Steuereinheit 13 geführt. Dasnichtlineare Trackingschleifenfilter 20 ist vorgesehen,um einen kleinen Phasenoffset des abgetasteten Mittelwerts des Phasensignalsum einen idealen Sampling-Punkt herum im Zentrum des Einheitsintervalls (UI)nachzuführen,um ein korrespondierendes präzisesNachführungs-Steuersignalzu erzeugen.The one from the binary phase scanner 18 calculated mean of the phase difference (AVG-PH) is over a buffer 19 to a tracking loop filter 20 and a finite automaton within the digital control unit 13 guided. The nonlinear tracking loop filter 20 is provided to track a small phase offset of the sampled average of the phase signal around an ideal sampling point in the center of the unit interval (UI) to produce a corresponding precise tracking control signal.
[0096] Derendliche Automat 21 tastet ab, ob der Mittelwert der Phasendifferenzeinen vorher festgelegten Phasenschwellwert überschritten hat und erzeugtein korrespondierendes Steuersignal zu Grobverschiebung.The finite automaton 21 scans whether the The mean value of the phase difference has exceeded a previously determined phase threshold value and generates a corresponding control signal for rough displacement.
[0097] Dasvon dem Trackingschleifenfilter 20 erzeugte präzise Nachführungs-Steuersignalund das von dem endlichen Automat 21 erzeugte Steuersignalzur Grobverschiebung wird an einen binären Rotierer 22 innerhalbder digitalen Steuereinheit 13 geleitet.That from the tracking loop filter 20 generated precise tracking control signal from the finite state machine 21 Generated control signal for coarse displacement is sent to a binary rotator 22 inside the digital control unit 13 directed.
[0098] DerbinäreRotierer 22 rotiert den im Register 16 gespeichertenentserialisierten Datenstrom in Abhängigkeit von dem Steuersignalzur Grobverschiebung und in Abhängigkeitvon dem präzisenNachführungs-Steuersignal.The binary rotator 22 rotates the in the register 16 stored de-serialized data stream depending on the control signal for the rough shift and depending on the precise tracking control signal.
[0099] Diedigitale Steuereinheit 13 der mitgekoppelten Takt- undDatenrückgewinnungseinrichtung 1 gemäß der vorliegendenErfindung weist weiterhin eine Datenerkennungseinheit 23 zumRückgewinnen desempfangenen Datenbitstroms auf. Die Datenerkennungseinheit 23 empfängt denrotierten entserialisierten Datenstrom von dem binären Rotierer 22. DerAusgang der Datenerkennungseinheit 23 ist über einFIFO-Register 24 an den Ausgangsdatenanschluss 3 dererfindungsgemäßen mitgekoppelten Takt-und Datenrückgewinnungseinrichtung 1 angeschlossen.The digital control unit 13 the coupled clock and data recovery device 1 according to the present invention further comprises a data recognition unit 23 to recover the received data bit stream. The data recognition unit 23 receives the rotated deserialized data stream from the binary rotator 22 , The output of the data recognition unit 23 is via a FIFO register 24 to the output data connection 3 the coupled clock and data recovery device according to the invention 1 connected.
[0100] Ineiner bevorzugten Ausführungsformder mitgekoppelten Takt- undDatenrückgewinnungseinrichtung 1 beinhaltetdie digitale Steuereinheit 13 eine Übergangsverlustabtasteinheit 25 undeine Verriegelungsabtasteinheit 26.In a preferred embodiment of the coupled clock and data recovery device 1 contains the digital control unit 13 a transition loss sensing unit 25 and a lock scanner unit 26 ,
[0101] Die Übergangsverlustabtasteinheit 25 tastet ab,wann der am Eingangsanschluss 2 eingebrachte serielle Datenbitstromaufgehörthat und zeigt die Unterbrechung der empfangenen seriellen Datenan, indem er ein CDR-Verlust-Signal über den Anschluss 6 ausgibt.The transition loss sensing unit 25 senses when at the input port 2 introduced serial data bit stream has stopped and indicates the interruption of the received serial data by sending a CDR loss signal over the connector 6 outputs.
[0102] DieVerriegelungsabtasteinheit 26 tastet ab, ob die Takt- undDatenrückgewinnungseinrichtung 1 mitdem empfangenen Datenbitstrom verriegelt bzw. synchronisiert istund zeigt eine solche Verriegelung mittels eines CDR-Verriegelungs-Signals über den Anschluss 7 an.The interlock scanning unit 26 senses whether the clock and data recovery device 1 is locked or synchronized with the received data bit stream and shows such locking by means of a CDR locking signal via the connection 7 on.
[0103] 7a, 7b zeigen eine bevorzugte Ausführungsformdes binärenPhasenabtasters 18 gemäß der vorliegendenErfindung. Die binärePhasenabtasteinheit 18 innerhalb der digitalen Steuereinheit 13 istzum Abtasten eines Mittelwerts der Phasendifferenz (APD) zwischendem empfangenen Datenbitstrom und dem Referenzphasensignal S_i vorgesehen, indem eine Phasenabtastverstärkung (PDG)in Abhängigkeitvon der aktuellen Datendichte (DD) des entserialisierten Datenstromsso eingestellt wird, dass die Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG)minimiert wird. 7a . 7b show a preferred embodiment of the binary phase scanner 18 according to the present invention. The binary phase sampling unit 18 inside the digital control unit 13 is provided for sampling an average value of the phase difference (APD) between the received data bit stream and the reference phase signal S _i by setting a phase sampling gain (PDG) as a function of the current data density (DD) of the deserialized data stream such that the deviation of the mean value of the phase sampling gain (PDG) is minimized.
[0104] DiebinärePhasenabtasteinheit 18 weist Einrichtungen 18a zumAbtasten der aktuellen Datendichte DD des parallelisierten Datenbitstromsund Einrichtungen 18b zum Einstellen der Phasenabtastverstärkung inAbhängigkeitvon der abgetasteten aktuellen Datendichte DD auf. Die aktuelleDatendichte DD wird von einer Vielzahl von EXOR-Gattern abgetastet,wobei jedes EXOR-Gatter zwei benachbarte Datensamples vergleicht,um zu entscheiden, ob ein Datenübergangstattgefunden hat. Aufsummiereinrichtungen sind vorgesehen, um dieZahl der von den EXOR-Gattern abgetasteten Datenübergänge zu addieren. Der Ausgangder Aufsummiereinrichtungen 18a ist an die Verstärkungseinstelleinheit 18b zurEinstellung der Phasenabtastverstärkung (PDG) angeschlossen.The binary phase sampling unit 18 assigns facilities 18a for sampling the current data density DD of the parallelized data bit stream and devices 18b to set the phase sampling gain as a function of the sampled current data density DD. The current data density DD is sampled by a plurality of EXOR gates, each EXOR gate comparing two adjacent data samples to decide whether a data transition has taken place. Totalizers are provided to add the number of data transitions sensed by the EXOR gates. The exit of the summing devices 18a is to the gain adjustment unit 18b connected to adjust the phase sampling gain (PDG).
[0105] 8a zeigt ein Diagramm derPhasenabtastverstärkungeiner üblichenbinärenPhasenabtasteinheit. 8a Fig. 4 shows a diagram of the phase sampling gain of a conventional binary phase sampling unit.
[0106] 8b zeigt ein Diagramm zurDarstellung der Funktionalitätder Einrichtungen 18b zur Einstellung der Phasenabtastverstärkung (PDG)in Abhängigkeitvon der abgetasteten aktuellen Datendichte DD innerhalb der binären Phasenabtasteinheit 18 gemäß der vorliegendenErfindung, wie in 7 dargestellt.Die Einrichtungen 18b zur Einstellung der Phasenabtastverstärkung PDGberechnen die Phasenabtastverstärkung(PDG) durch Multiplikation der aufsummierten Zahl von Datenübergängen miteinem Multiplikationsfaktor (MF). Der Multiplikationsfaktor (MF)wird von der PD-Verstärkungseinstelleinheit 18b erhöht, wenndie abgetastete Zahl von Datenübergängen innerhalbdes empfangenen seriellen Datenbitstroms zugenommen hat. 8b shows a diagram to illustrate the functionality of the facilities 18b for setting the phase sampling gain (PDG) as a function of the sampled current data density DD within the binary phase sampling unit 18 according to the present invention as in 7 shown. The facilities 18b to set the phase sampling gain PDG calculate the phase sampling gain (PDG) by multiplying the total number of data transitions by a multiplication factor (MF). The multiplication factor (MF) is from the PD gain adjustment unit 18b increased when the sampled number of data transitions within the received serial data bit stream has increased.
[0107] DieZahl von EXOR-Gattern, die zur Abtastung der aktuellen Datendichte(DD) zur Anwendung kommen, wird durch das Produkt aus dem Dezimierungsfaktor(DF) der Serien-/Parallelumsetzereinheit 12 undder Oversampling-Rate (OSR) der Oversampling-Einheit 10 gegeben: N = DF × OSR The number of EXOR gates used to sample the current data density (DD) is determined by the product of the decimation factor (DF) of the series / parallel converter unit 12 and the oversampling rate (OSR) of the oversampling unit 10 where: N = DF × OSR
[0108] Ineiner bevorzugten Ausführungder mitgekoppelten Einrichtung 1 zur Takt – und Datenrückgewinnungbeträgtder Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit 12 acht(DF = 8), und die Oversampling-Rate (OSR) der Oversampling-Einheit beträgt vier(OSR = 4).In a preferred embodiment of the coupled device 1 for clock and data recovery is the decimation factor (DF) of the series / parallel converter unit 12 eight (DF = 8), and the oversampling rate (OSR) of the oversampling unit is four (OSR = 4).
[0109] DieZahl der EXOR-Gatter innerhalb des binären Phasenabtasters 18b beträgt demgemäß 32, umbis zu 32 Datenübergänge abzutasten,wie in 12 gezeigt.The number of EXOR gates within the binary phase scanner 18b is accordingly 32 to sample up to 32 data transitions as in 12 shown.
[0110] Wenndie Zahl von Datenübergängen größer istals 16, wird der Multiplikationsfaktor MF auf 1 gesetzt.Ifthe number of data transitions is largeras 16, the multiplication factor MF is set to 1.
[0111] Wenndie Zahl von Übergängen zwischen8 und 16 liegt, wird der Multiplikationsfaktor MF auf 2 gesetzt.Ifthe number of transitions between8 and 16, the multiplication factor MF is set to 2.
[0112] Wenndie Zahl von Datenübergängen zwischen4 und 8 liegt, wird der Multiplikationsfaktor MF auf 4 gesetzt.Ifthe number of data transitions between4 and 8, the multiplication factor MF is set to 4.
[0113] Wenndie Zahl von abgetasteten Datenübergängen zwischen2 und 4 liegt, wird der Multiplikationsfaktor MF auf 8 gesetzt.Ifthe number of sampled data transitions between2 and 4, the multiplication factor MF is set to 8.
[0114] Wenndie Zahl von abgetasteten Übergängen 2 beträgt, wirdder Multiplikationsfaktor MF auf 16 gesetzt und Wenn die Zahl vonabgetasteten Übergängen nur1 beträgt,wird der Multiplikationsfaktor MF auf 32 gesetzt.Ifthe number of scanned transitions is 2the multiplication factor MF is set to 16 and if the number ofsampled transitions onlyIs 1,the multiplication factor MF is set to 32.
[0115] Ineiner alternativen Ausführungsformwird der Multiplikationsfaktor MF auf die möglichen größte Zahl von Übergängen normiert(NUM-Tr_max = DF·OSR).In an alternative embodiment, the multiplication factor MF is normalized to the largest possible number of transitions (NUM-Tr _max = DF · OSR).
[0116] Derberechnete Mittelwert des Phasensignals (AVG-PH) ist durch das Produktaus dem Multiplikationsfaktor MF und der Zahl von abgetasteten Datenübergängen (NUM-TR)gegeben.Thecalculated mean of the phase signal (AVG-PH) is by the productfrom the multiplication factor MF and the number of sampled data transitions (NUM-TR)given.
[0117] Jegeringer die Datendichte DD des empfangenen Datenbitstroms ist,je größer istder gesetzte Multiplikationsfaktor MF der PD-Verstärkungseinstellungseinheitinnerhalb des binärenPhasenabtasters 18. Dementsprechend kompensiert der binäre Phasenabtaster 18 derErfindung Änderungender Datendichte DD des empfangenen seriellen Bitstroms so, dassdie erfindungsgemäße Einrichtung 1 zurTakt- und Datenrückgewinnungunempfindlich gegenüber Änderungender Datendichte DD wird.The lower the data density DD of the received data bit stream, the greater the multiplication factor MF set by the PD gain adjustment unit within the binary phase scanner 18 , The binary phase scanner compensates accordingly 18 The invention changes the data density DD of the received serial bit stream so that the device according to the invention 1 for clock and data recovery is insensitive to changes in data density DD.
[0118] 9 zeigt eine bevorzugteAusgestaltung des endlichen Automaten 21 innerhalb derdigitalen Steuereinheit 13 wie in 6 gezeigt. 9 shows a preferred embodiment of the finite automaton 21 inside the digital control unit 13 as in 6 shown.
[0119] Derendliche Automat 21 weist einen ersten Speicher 21a zumSpeichern von mindestens einem Phasenschwellwert und einen zweitenSpeicher 21b zum Speichern von Koeffizienten A_i zurGrobverschiebung auf.The finite automaton 21 has a first memory 21a for storing at least one phase threshold and a second memory 21b for storing coefficients A _i for rough displacement.
[0120] EinKomparator 21c innerhalb des endlichen Automaten 21 vergleichtden von dem binärenPhasenabtaster 18 erzeugten Mittelwert des PhasensignalsAVG-PH mit den Phasenschwellwerten V_th,die in dem ersten Speicher 21a gespeichert sind. Die Phasenschwellwertesind programmierbar. In einer Ausführungsform sind die Differenzenzwischen den Phasenschwellwerten konstant, wobei in einer alternativenAusführungsformdie Differenzen zwischen den Phasenschwellwerten binär gewichtetsind. Die Zahl von vorgesehenen Phasenschwellwerten V_th ist ebenfallsveränderbar.Wenn der ankommende Mittelwert des Phasensignals einen Phasenschwellwert V_th überschreitet,wird ein zugehörigerKoeffizient A_i zur Grobverschiebung vondem Komparator 21c aus dem zweiten Speicher 21b ausgelesenund übereine Leitung an einen Multiplizierer 21d in dem endlichen Automaten 21 geleitet.A comparator 21c within the finite automaton 21 compares that from the binary phase scanner 18 generated average of the phase signal AVG-PH with the phase threshold values V _th , which are in the first memory 21a are saved. The phase thresholds are programmable. In one embodiment, the differences between the phase threshold values are constant, in an alternative embodiment the differences between the phase threshold values are weighted in binary. The number of provided phase _threshold values V _th can also be changed. When the incoming mean value of the phase signal exceeds a phase threshold value V _th , an associated coefficient A _i becomes a rough shift from the comparator 21c from the second store 21b read out and via a line to a multiplier 21d in the finite automaton 21 directed.
[0121] EinBerechnungsschaltkreis 21e berechnet das Vorzeichen desankommenden Mittelwerts des Phasensignals und führt das abgetastete Vorzeichen demMultiplizierer 21d zu. Der Multiplizierer 21d multipliziertdas abgetastete Vorzeichen des Mittelwerts des Phasensignals mitdem aus dem Speicher 21b ausgelesenen Koeffizienten A_i zur Grobverschiebung, um ein Steuersignalzur Grobverschiebung zu berechnen. Das von dem endlichen Automat 21 berechneteSteuersignal zur Grobverschiebung wird dem binären Rotierer 22 zugeführt, wieaus 6 ersehen werdenkann. Das Steuersignal zur Grobverschiebung ist vorgesehen, um große Phasenverschiebungenzu kompensieren, die in dem empfangenen seriellen Datenbitstromvon der binärenPhasenabtasteinheit 18 abgetastet werden.A calculation circuit 21e calculates the sign of the incoming mean value of the phase signal and passes the sampled sign to the multiplier 21d to. The multiplier 21d multiplies the sampled sign of the mean value of the phase signal by that from the memory 21b read out coefficients A _i for coarse displacement to calculate a control signal for coarse displacement. That of the finite automaton 21 The calculated control signal for the coarse shift is sent to the binary rotator 22 fed like from 6 can be seen. The coarse shift control signal is provided to compensate for large phase shifts in the received serial data bit stream from the binary phase sampling unit 18 be scanned.
[0122] 10 zeigt eine bevorzugteAusführung desTrackingschleifenfilters 20 innerhalb der digitalen Steuereinheit 13,wie in 6 dargestellt.Das Trackingschleifenfilter 20 ist ein nichtlineares Schleifenfilterund dazu vorgesehen, einen kleinen Phasenoffset des abgetastetenMittelwerts des Phasensignals zu einer idealen Sample-Zeit im Zentrumdes Einheitsintervalls nachzuführen.Das Trackingschleifenfilter 20 berechnet ein präzises Nachführungs-Steuersignalfür denbinärenRotierer 22, das dazu vorgesehen ist, um sehr kleine Phasenverschiebungenzur idealen Sample-Zeit zu kompensieren. Das Trackingschleifenfilter 20 weisteine Summiereinrichtung 20a auf, deren Ausgang mit einerSubtraktionseinrichtung 20b und einer Modulusberechnungseinheit 20c verbundenist. Die Summiereinrichtung 20a empfängt den Mittelwert des Phasensig nals,welcher in einem internen Register 20f gespeichert undmittels eines internen Verstärkers 20g miteiner steuerbaren Verstärkungverstärktist. Die Modulusberechnungseinheit 20c erzeugt ein dreieckigesAusgangssignal, wie in 11 dargestelltist. Das Ausgangssignal der Modulusberechnungseinheit 20c wird über einVerzögerungselement 20d aufdie Summiereinrichtung 20a rückgekoppelt. Das Ausgangssignalder Modulusberechnungseinheit 20c wird außerdem vondem Ausgangssignal der Summiereinrichtung 20a mittels der Subtraktionseinrichtung 20b subtrahiert.Das Ausgangssignal der Subtraktionseinrichtung 20b wirdan eine Vorzeichenberechnungseinrichtung 20e ausgegeben,welche den Vorzeichenwert als das präzise Nachführungs-Steuersignal über eineSteuerleitung an den binärenRotierer 22 leitet. 10 shows a preferred embodiment of the tracking loop filter 20 inside the digital control unit 13 , as in 6 shown. The tracking loop filter 20 is a non-linear loop filter and is intended to track a small phase offset of the sampled mean value of the phase signal at an ideal sample time in the center of the unit interval. The tracking loop filter 20 calculates a precise tracking control signal for the binary rotator 22 , which is intended to compensate for very small phase shifts at the ideal sample time. The tracking loop filter 20 has a summing device 20a on, the output of which with a subtraction device 20b and a modulus calculation unit 20c connected is. The summing device 20a receives the mean value of the phase signal, which is in an internal register 20f stored and using an internal amplifier 20g is amplified with a controllable gain. The modulus calculation unit 20c generates a triangular output signal, as in 11 is shown. The output signal of the modulus calculation unit 20c is about a delay element 20d on the summing device 20a fed back. The output signal of the modulus calculation unit 20c is also from the output signal of the summing device 20a by means of the subtraction device 20b subtracted. The output signal of the subtraction device 20b we then a sign calculation device 20e output, which the sign value as the precise tracking control signal via a control line to the binary rotator 22 passes.
[0123] 12 zeigt eine bevorzugtenAusführung desbinärenRotierers 22 innerhalb der digitalen Steuereinheit 13 dermitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Datengemäß der vorliegendenErfindung, wie in 6 dargestellt.In der in 12 dargestelltenbevorzugten Ausführung weistder binäreRotierer 22 verschiedene Register 22a, 22b, 22c zumSpeichern von Datensamples des entserialisierten Datenstrom zu unterschiedlichen Zeitenauf. Wie aus 12 ersichtlichist, speichert das erste Register 22a n Datensamples inder Zeit t_i, Register 22b speichertn Datensamples in der Zeit t_i+1 und Register 22b speichertn Datensamples in der Zeit t_i+2. Alle Registerwerden von dem dezimierten Taktsignal getaktet, welches über eineinterne Taktleitung anliegt. Die Schieberegister 22a, 22b, 22c sindzum Speichern von Datensamples des entserialisierten Datenstroms über mehrals ein Einheitsintervall (UI) vorgesehen. In der dargestelltenAusführung speicherndie Schieberegister 22a, 22b, 22c Datensamplesvon drei benachbarten Einheitsintervallen. Alle Daten samples desRegisters 22b werden überAuswahleinrichtungen 22d an einen Trommelverschieber 22e innerhalbdes binärenRotierers 22 geleitet. Weiter werden einige der Datensamplesin den benachbarten Signal-Augen oder Einheitsintervallen ebenfallsan den Trommelschieber 22e geleitet. Wie in 12 gezeigt, werden dreiim Register 22 fürein vorhergehendes Signal-Auge gespeicherte Datensamples und dreiim Register 22c in einem folgenden Signal-Auge gespeicherteDatensamples ebenfalls dem Trommelschieber 22e zugeführt. Der Trommelschieber 22e rotiertalle n Datensamples des zentralen Einheitsintervalls und die Datensamplesder vorhergehenden und des folgenden Einheitsintervalls (UI) inAbhängigkeitvon dem durch den endlichen Automat 21 erzeugten Steuersignalzur Grobverschiebung und in Abhängigkeitvon dem durch das Trackingschleifenfilter 20 erzeugtenpräzisenNachführungs-Steuersignal. Dasrotierte Signal wird in einem internen Register 22f gespeichertund der Datenerkennungseinheit 23 zugeführt, wie in 6 dargestellt ist. 12 shows a preferred embodiment of the binary rotator 22 inside the digital control unit 13 the coupled device 1 for recovering clock and data according to the present invention, as in 6 shown. In the in 12 shown preferred embodiment has the binary rotator 22 different registers 22a . 22b . 22c for storing data samples of the de-serialized data stream at different times. How out 12 can be seen, stores the first register 22a n data samples in time t _i , register 22b stores n data samples in time t _{i + 1} and register 22b stores n data samples in time t _{i + 2} . All registers are clocked by the decimated clock signal, which is applied via an internal clock line. The shift registers 22a . 22b . 22c are provided for storing data samples of the deserialized data stream over more than one unit interval (UI). In the embodiment shown, the shift registers save 22a . 22b . 22c Data samples from three adjacent unit intervals. All data samples of the register 22b are about selection devices 22d to a drum shifter 22e inside the binary rotator 22 directed. Furthermore, some of the data samples in the adjacent signal eyes or unit intervals are also sent to the drum slider 22e directed. As in 12 shown are three in the register 22 for a previous signal eye and three data samples stored in the register 22c data samples stored in a following signal eye also the drum slider 22e fed. The drum pusher 22e rotates all n data samples of the central unit interval and the data samples of the preceding and the following unit interval (UI) depending on the finite state machine 21 generated control signal for coarse shift and depending on that by the tracking loop filter 20 generated precise tracking control signal. The rotated signal is in an internal register 22f stored and the data recognition unit 23 fed as in 6 is shown.
[0124] 13 stellt eine bevorzugteAusführungsformder Datenerkennungseinheit 23 innerhalb der digitalen Steuereinheit 13 dar. 13 represents a preferred embodiment of the data recognition unit 23 inside the digital control unit 13 represents.
[0125] DieDatenerkennungseinrichtung 23 ist zur Rückgewinnung des empfangenenDatenstroms vorgesehen und weist eine Zahl von parallelen FIR-FilternDR-FIR zur Datenerkennung auf. Jedes Datenerkennungsfilter (DR-FIR_i) weist eine Gewichtungseinheit zur Gewichtungder Datensamples des parallelisierten Datenstroms um die Sample-Zeitherum auf, die von der Phaseneinstellungseinrichtung eingestelltwird. Weiterhin weist jedes FIR-Filter eine Summiereinheit (SUM)zum Aufsummieren der gewichteten Datensamples und eine Komparatoreinheit (COMP)zum Vergleichen der aufsummierten Datensamples mit einem Schwell wertauf, um den logischen Wert eines Datenbits D_i innerhalbdes empfangenen seriellen Datenbitstroms abzutasten. Wenn das aufsummierteDatensample größer istals ein programmierbarer erster Schwellwert V_th,wird entschieden, dass ein empfangenes Datenbit einen logischen „High-Wert" besitzt. Wenn dieaufsummierten Datensamples kleiner sind als ein programmierbarer zweiterSchwellwert V_th0, wird entschieden, dassein empfangenes Datenbit einen logischen „Low-Wert" besitzt. Die FIR-Filter DR-FIRi zurDatenerkennung sind mit einem FIFO-Register verbunden, welches den rückgewonnenenDatenbitstrom übereinen Ausgangsanschluss 3 der Datenrückgewinnungseinheit 1 ausgibt.Die Zahl der FIR-Filter zur Datenerkennung korrespondiert zu demDezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit 12.Die Datensamples des entserialisierten Datenbitstroms um die Sample-Zeitherum werden von den FIR-Filtern zur Datenerkennung mittels Verstärkern mitprogrammierbaren Verstärkungena_i gewichtet. Die programmierbaren Verstärkungena_i werden auf die FIR-Filter zur Datenerkennungvon einer Steuereinheit innerhalb der Datenerkennungseinheit 23 aufgebracht.The data recognition device 23 is provided for the recovery of the received data stream and has a number of parallel FIR filters DR-FIR for data recognition. Each data recognition filter (DR-FIR _i ) has a weighting unit for weighting the data samples of the parallelized data stream around the sample time, which is set by the phase adjustment device. Furthermore, each FIR filter has a summing unit (SUM) for adding up the weighted data samples and a comparator unit (COMP) for comparing the added up data samples with a threshold value in order to sample the logical value of a data bit D _i within the received serial data bit stream. If the summed up data sample is greater than a programmable first threshold value V _th , it is decided that a received data bit has a logical "high value". If the summed up data _samples are smaller than a programmable second threshold value V _th0 , it is decided that a received one Data bit has a logical "low value". The FIR filters DR-FIRi for data recognition are connected to a FIFO register, which receives the recovered data bit stream via an output connection 3 the data recovery unit 1 outputs. The number of FIR filters for data recognition corresponds to the decimation factor (DF) of the series / parallel converter unit 12 , The data samples of the de-serialized data bit stream around the sample time are weighted by the FIR filters for data recognition by means of amplifiers with programmable gains a _i . The programmable gains a _i are applied to the FIR filter for data recognition by a control unit within the data recognition unit 23 applied.
[0126] DieVerstärkunga₅ des Datensamples, das am nächsten andem idealen Sampling-Punkt in dem Zentrum eines Signal-Auges liegt,wird von der Steuereinheit innerhalb der Datenerkennungseinheiteingestellt, um den höchstenWert aufzuweisen, wie aus der 14 ersichtlichist. Das Band der gewichteten Datensamples breitet sich über verschiedeneSignal-Augen aus, wie in 14 gesehenwerden kann. Jedes Signal-Auge wird separat bewertet, basierend aufder Impulsantwort der FIR-Filter zur Datenerkennung.The gain a _{5 of} the data sample which is closest to the ideal sampling point in the center of a signal eye is set by the control unit within the data recognition unit to have the highest value, as from that 14 can be seen. The band of weighted data samples spreads over different signal eyes, as in 14 can be seen. Each signal eye is evaluated separately, based on the impulse response of the FIR filter for data recognition.
[0127] JedesFIR-Filter zur Datenerkennung bewertet ebenfalls Datensamples vonmindestens einem vorhergehenden Signaldaten-Auge und von mindestenseinem folgenden Signaldaten-Auge. Dergestalt, dass die Datenerkennungdurch die FIR-Filter robust gegenüber zusätzlichen Störungen und Metastabilität von Sampling-Bausteinenin der Oversampling-Einheit 10 und in der Serien-/Parallelumsetzereinheit 12 ist.Each FIR filter for data recognition also evaluates data samples from at least one preceding signal data eye and from at least one following signal data eye. In such a way that the data recognition by the FIR filter is robust against additional disturbances and metastability of sampling components in the oversampling unit 10 and in the serial / parallel converter unit 12 is.
[0128] 15c zeigt die Impulsantwortfür dreiunterschiedliche Arten von FIR-Filtern zur Datenerkennung, wie siein der erfindungsgemäßen Datenerkennungseinheit 23 zurAnwendung kommen. Die Filterkoeffizienten für bevorzugte Ausführungsformender FIR-Filter A, B, C sind in 15 dargestellt. 15c shows the impulse response for three different types of FIR filters for data recognition, such as that in the data recognition unit according to the invention 23 come into use. The filter coefficients for preferred embodiments of the FIR filters A, B, C are in 15 shown.
[0129] 15a zeigt die Übertragungsfunktioneines FIR-Filters zur Datenerkennung gemäß einer bevorzugten Ausführungsform. 15a shows the transfer function ei FIR filter for data recognition according to a preferred embodiment.
[0130] 15b zeigt die korrespondierendeImpulsantwort einer bevorzugten Ausführungsform eines FIR-Filterszur Datenerkennung, wie er in der erfindungsgemäßen Datenerkennungseinheit 23 zur Anwendungkommt. 15b shows the corresponding impulse response of a preferred embodiment of an FIR filter for data recognition, such as that in the data recognition unit according to the invention 23 is used.
[0131] 16 stellt eine zweite Ausführungsform dermitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Datengemäß der vorliegenden Erfindungdar. In der in der 16 gezeigtenzweiten Ausführungsformist keine Phaseninterpolationseinheit 9 vorgesehen. DieSampling-Phasensignale Si werden direkt von dem Verzögerungsregelkreis 8 erzeugt,welcher eine höhereKörnungaufweist als der Verzögerungsregelkreisin der in der 4 dargestelltenersten Ausführungsform. 16 represents a second embodiment of the coupled device 1 for recovering clock and data according to the present invention. In the in the 16 The second embodiment shown is not a phase interpolation unit 9 intended. The sampling phase signals Si are directly from the delay locked loop 8th generated, which has a higher grain size than the delay locked loop in the in the 4 illustrated first embodiment.
[0132] 17 zeigt eine dritte Ausführungsformder mitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Datengemäß der vorliegendenErfindung. In dieser Ausführungsformist keine Serien-/Parallelumsetzereinheit 12 vorgesehen.Der Datenstrom wird der digitalen Steuereinheit 13 vonder Bitausrichtungseinheit 11 zugeleitet. Die digitale Steuereinheit 13 empfängt einSteuersignal CLK, welches nicht mit einem Dezimierungsfaktor DFdezimiert ist. 17 shows a third embodiment of the coupled device 1 for recovering clock and data according to the present invention. In this embodiment there is no serial / parallel converter unit 12 intended. The data stream becomes the digital control unit 13 from the bit aligner 11 fed. The digital control unit 13 receives a control signal CLK which is not decimated by a decimation factor DF.
11 MitgekoppelteEinrichtung zur Takt- und DatenrückgewinMitgekoppelteDevice for clock and data recoverynungvoltage 22 Dateneingangdata input 33 Datenausgangdata output 44 ReferenztakteingangReference clock input 55 Taktausgangclock output 66 AusgangVerlustanzeigeoutputloss Monitor 77 AusgangVerriegelungsanzeigeoutputlock indicator 88th VerzögerungsregelkreisDelay locked loop 99 Phaseninterpolationseinheitphase interpolation 1010 Oversampling-EinheitOversampling unit 1111 Bitausrichtungseinheitbit alignment 1212 Serien-/ParallelumsetzereinheitSerial / parallel conversion unit 1313 DigitaleSteuereinheitdigitalcontrol unit 1414 Registerregister 1515 Registerregister 1616 Registerregister 1717 InterneTaktleitunginternalclock line 1818 Binärer PhasenabtasterBinary phase sampler 1919 Pufferbuffer 2020 TrackingschleifenfilterTracking loop filter 2121 EndlicherAutomatfinitemachine 2222 Binärer RotiererBinary rotator 2323 DatenerkennungseinheitData recognition unit 2424 FIFOFIFO 2525 ÜbergangsverlustabtasteinheitÜbergangsverlustabtasteinheit 2626 VerriegelungsabtasteinheitVerriegelungsabtasteinheit

权利要求:
Claims (36)
[1]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnungzur Rückgewinnungeines empfangenen seriellen Datenbitstroms mit: (a) einer Mitkopplungs-Nachführeinrichtungenzur Nachführungeiner Sampling-Zeit zu dem Zentrum einer Intervalleinheit (UI) desempfangenen Datenbitstroms, wobei die Mitkopplungs-Nachführeinrichtung Folgendesaufweist: (a1) eine Erzeugungseinrichtung für eine Sampling-Phase zur Erzeugungvon äquidistantenSample-Phasensignalen,die mit einem vorher festgelegten Körnung ausgegeben werden; (a2)eine Oversampling-Einheit (OSU) zum Oversampling des empfangenenDatenstroms mit den Sample-Phasensignalengemäß einervorher festgelegten Oversampling-Rate (OSR); (a3) eine Serien-/Parallelumsetzereinheit,welche den oversampelten Datenstrom in einen entserialisierten Datenstrommit einem vorher festgelegten Dezimierungsfaktor (DF) umsetzt; (a4)eine binärePhasenabtasteinheit (BPD) zum Abtasten eines Mittelwerts einer Phasendifferenz (AVG-PH)zwischen dem empfangenen seriellen Datenbitstrom und dem Sample-Phasensignal,indem eine von der aktuellen Datendichte (DD) des entserialisiertenDatenstroms abhängigeEinstellung einer Phasenabtastverstärkung (PDG) so erfolgt, dassdie Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG)minimiert wird; und (a5) eine Filterschleife zur Nachführung eineskleinen Phasenoffsets des abgetasteten Mittelwerts der Phasendifferenzzu einer ungefährenSampling-Zeit im Zentrum des Einheitsintervalls (UI), um ein präzises Nachführungs-Steuersignalzu erhalten; (a6) ein endlicher Automat (FSM) bzw. „FiniteState Machine",welcher abtastet, ob der Mittelwert des Phasensignals mindestenseinen vorher festgelegten Phasenschwellwert überschreitet, und welcher ein korrespondierendesSteuersignal zur Grobverschiebung erzeugt; (a7) ein Binärrotierer,welcher den entserialisierten Datenbitstrom in Abhängigkeitvon dem Grobverschiebungs-Steuersignal und in Abhängigkeitvon dem präzisenNachführungs-Steuersignalrotiert; (b) Datenerkennungseinrichtungen (DRM) zur Rückgewinnungdes empfangenen Datenstroms, welcher eine Zahl von parallelen FIR-Filterzur Datenerkennung aufweist, wobei jedes FIR-Filter zur DatenerkennungFolgendes aufweist: (b1) eine Gewichtungseinheit zur Gewichtungvon Datensamples des entserialisierten Datenstroms, welcher aufdie ideale Sampling-Zeit durch den binären Rotierer eingestellt ist; (b2)eine Summenbildungseinheit zur Aufsummierung der gewichteten Datensamples;und (b3) eine Vergleichseinheit zum Vergleich der aufsummiertenDatensamples mit einem Schwellwert zum Abtasten des logischen Wertseines Datenbits innerhalb des empfangenen seriellen Datenbitstroms.Coupled clock and data recovery device for recovering a received serial data bit stream comprising: (a) a feedforward tracker for tracking a sampling time to the center of an interval unit (UI) of the received data bit stream, the feedforward tracker comprising: (a1 ) a sampling phase generator for generating equidistant sample phase signals which are output with a predetermined grain size; (a2) an oversampling unit (OSU) for oversampling the received data stream with the sample phase signals in accordance with a predetermined oversampling rate (OSR); (a3) a series / parallel converter unit, which converts the oversampled data stream into a de-serialized data stream with a predetermined decimation factor (DF); (a4) a binary phase sampling unit (BPD) for sampling an average value of a phase difference (AVG-PH) between the received serial data bit stream and the sample phase signal by setting a phase sampling gain (PDG) depending on the current data density (DD) of the deserialized data stream so that the deviation of the mean value of the phase sampling gain (PDG) is minimized; and (a5) a filter loop for tracking a small phase offset of the sampled average of the phase difference at an approximate sampling time in the center of the unit interval (UI) to obtain a precise tracking control signal; (a6) a finite state machine (FSM) or "finite state machine" which scans whether the mean value of the phase signal exceeds at least a predetermined phase threshold value and which generates a corresponding control signal for the gross shift; (a7) a binary rotator which de-serializes the Data bit stream rotates depending on the coarse shift control signal and depending on the precise tracking control signal; (b) data recognition devices (DRM) for recovering the received data stream, which has a number of parallel FIR filters for data recognition, each FIR filter for Data detection comprises: (b1) a weighting unit for weighting Data samples of the deserialized data stream, which is set to the ideal sampling time by the binary rotator; (b2) a summation unit for adding up the weighted data samples; and (b3) a comparison unit for comparing the summed up data samples with a threshold value for sampling the logical value of a data bit within the received serial data bit stream.
[2]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnungnach Anspruch 1, wobei eine Bitausrichtungseinheit vorgesehen ist,welche von der Oversampling-Einheit erzeugte Datensamples innerhalbeines Einheitsintervalls (UI) simultan an die Serien-/Parallelumsetzereinheitanlegt.Coupled device for clock and data recoveryaccording to claim 1, wherein a bit alignment unit is provided,which data samples generated by the oversampling unit withina unit interval (UI) simultaneously to the serial / parallel converter unitinvests.
[3]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnungnach Anspruch 1, wobei der endliche Automat bzw. die „FiniteState Machine" einen erstenSpeicher zum Speichern von mindestens einem Phasenschwellwert undeinen zweiten Speicher zum Speichern eines zu jedem PhasenhalteschwellwertgehörendenKoeffizienten (A_i) zur Grobverschiebungaufweist.Coupled device for clock and data recovery according to claim 1, wherein the finite state machine or the "finite state machine" has a first memory for storing at least one phase threshold value and a second memory for storing a coefficient (A _i ) associated with each phase holding threshold value for the rough shift having.
[4]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnungnach Anspruch 3, wobei der endliche Automat einen Komparator zumVergleich des Mittelwerts der Phasendifferenz mit dem mindestens einenPhasenschwellwert aufweist und einen zugehörigen Koeffizienten zur Grobverschiebungausgibt.Coupled device for clock and data recoveryaccording to claim 3, wherein the finite automaton a comparator forComparison of the mean of the phase difference with the at least oneHas phase threshold and an associated coefficient for the rough shiftoutputs.
[5]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnungnach Anspruch 3, wobei die Phasenschwellwerte programmierbar sind.Coupled device for clock and data recoveryThe claim 3, wherein the phase thresholds are programmable.
[6]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnungnach Anspruch 3, wobei die Koeffizienten zur Grobverschiebung programmierbar sind.Coupled device for clock and data recoveryThe claim 3, wherein the coarse shift coefficients are programmable.
[7]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnungnach Anspruch 3, wobei der endliche Automat einen Multiplikatorzur Multiplikation eines von dem Komparator ausgegebenen Koeffizientenzur Grobverschiebung mit einem Vorzeichenwert des Mittelwerts einerPhasendifferenz (AVG-PH) aufweist.Coupled device for clock and data recoveryaccording to claim 3, wherein the finite automaton is a multiplierfor multiplying a coefficient output by the comparatorfor rough displacement with a sign value of the mean of oneHas phase difference (AVG-PH).
[8]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnungnach Anspruch 1, wobei der binäreRotierer ein Schieberegister zum Speichern von Datensamples desentserialisierten Datenstroms übermehr als einem Einheitsintervall (UI) und einen Trommelverschieberaufweist, welcher alle Datensamples eines Einheitsintervalls (UI)und einige benachbarte Datensamples eines vorhergehenden Einheitsintervallsund eines folgenden Einheitsintervalls in Abhängigkeit von dem Signal zurGrobverschiebung und in Abhängigkeitvon dem präzisen Nachführungs-Steuersignal rotiert.Coupled device for clock and data recoveryaccording to claim 1, wherein the binaryRotates a shift register to store data samples of thede-serialized data stream overmore than one unit interval (UI) and a drum shifterwhich has all data samples of a unit interval (UI)and some adjacent data samples from a previous unit intervaland a subsequent unit interval depending on the signal forGross shift and dependingrotated by the precise tracking control signal.
[9]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die binärePhasenabtasteinheit (BPD) Folgendes aufweist: Einrichtungenzur Abtastung der aktuellen Datendichte (DD) des entserialisiertenDatenbitstroms; und Einrichtungen zur Einstellung der Phasenabtastverstärkung (PDG)in Abhängigkeitvon der abgetasteten aktuellen Datendichte (DD).Device for clock and data recovery according to claim 1,being the binaryPhase Sampling Unit (BPD) has the following:facilitiesfor sampling the current data density (DD) of the deserializedData bit stream; and devices for adjusting the phase sampling gain (PDG)dependent onfrom the sampled current data density (DD).
[10]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 9,wobei die Einrichtung zur Abtastung der aktuellen Datendichte eineVielzahl von EXOR-Gattern aufweist, wobei jedes EXOR-Gatterzwei von der Oversampling-Einheiterzeugte benachbarte Datensamples vergleicht, um zu entscheiden,ob ein Datenübergangstattgefunden hat.Device for clock and data recovery according to claim 9,the device for sampling the current data densityHas a large number of EXOR gates,with each EXOR gatetwo from the oversampling unitcompares generated adjacent data samples to decidewhether a data transferhas taken place.
[11]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 10,wobei die Einrichtung zur Abtastung der aktuellen Datendichte weiterhineine Summiereinrichtung zur Aufsummierung der Zahl von von den EXOR-Gatternabgetasteten Übergängen aufweist.Device for clock and data recovery according to claim 10,the device for sampling the current data density continuesa summing device for adding up the number of of the EXOR gateshas sampled transitions.
[12]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 9,wobei die Einrichtung zur Einstellung der Phasenabtastverstärkung diePhasenabtastverstärkung(PDG) durch Multiplikation der aufsummierten Zahl von Übergängen miteinem Multiplikationsfaktor (MF) berechnet.Device for clock and data recovery according to claim 9,the means for adjusting the phase sampling gainPhasenabtastverstärkung(PDG) by multiplying the total number of transitions bya multiplication factor (MF) is calculated.
[13]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 12,wobei der Multiplikationsfaktor (MF) erhöht wird, wenn die abgetasteteZahl von Übergängen abgenommenhat.Device for clock and data recovery according to claim 12,the multiplication factor (MF) being increased when the sampledNumber of transitions decreasedHas.
[14]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 10,wobei die Zahl (N) von EXOR-Gattern zur Abtastung der aktuellenDatendichte durch das Produkt aus dem Dezimierungsfaktor (DF) derSerien-/Parallelumsetzereinheitund der Oversampling-Rate (OSR) der Oversampling-Einheit gegebenist (N = DF × OSR).Device for clock and data recovery according to claim 10,where the number (N) of EXOR gates for sampling the currentData density by the product of the decimation factor (DF) of theSerial / parallel conversion unitand the oversampling rate (OSR) of the oversampling unitis (N = DF × OSR).
[15]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei der Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit acht (DF =8) beträgt.Device for clock and data recovery according to claim 1,where the decimation factor (DF) of the series / parallel converter unit eight (DF =8) is.
[16]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die Oversampling-Rate (OSR) der Oversampling-Einheit vier(OSR = 4) beträgt.Device for clock and data recovery according to claim 1,where the oversampling rate (OSR) of the oversampling unit is four(OSR = 4).
[17]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die Datenübertragungsrate(DR) des seriellen Datenbitstroms mehr als ein Gigabit pro Sekundebeträgt(DR ≥ 1 Gbit/s).Device for clock and data recovery tion according to claim 1, wherein the data transmission rate (DR) of the serial data bit stream is more than one gigabit per second (DR ≥ 1 Gbit / s).
[18]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die Gewichtungseinheit der Datenerkennungseinrichtung Signalverstärker aufweist,wobei jeder Signalverstärkerein jeweiliges Datensample mit einer programmierbaren Verstärkung verstärkt.Device for clock and data recovery according to claim 1,wherein the weighting unit of the data recognition device has signal amplifiers,each signal amplifiereach data sample amplified with a programmable gain.
[19]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die FIR-Filter zur Datenerkennung der Datenerkennungseinrichtungmit einem FIFO-Speicher verbunden sind.Device for clock and data recovery according to claim 1,the FIR filter for data recognition of the data recognition deviceare connected to a FIFO memory.
[20]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die Zahl von FIR-Filtern zur Datenerkennung zu dem Dezimierungsfaktor (DF)der Serien-/Parallel-Low-Umsetzereinheitkorrespondiert.Device for clock and data recovery according to claim 1,the number of FIR filters for data recognition to the decimation factor (DF)the series / parallel low converter unitcorresponds.
[21]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die Oversampling-Einheit (OSU) eine vorher festgelegte Zahlvon taktgetriggerten Sampling-Elementenaufweist.Device for clock and data recovery according to claim 1,where the oversampling unit (OSU) is a predetermined numberof clock-triggered sampling elementshaving.
[22]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 21,wobei die Sampling-Elemente als D-Flipflops ausgebildet sind.Device for clock and data recovery according to claim 21,wherein the sampling elements are designed as D flip-flops.
[23]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 21,wobei die Sampling-Elemente als D-Latches ausgebildet sind.Device for clock and data recovery according to claim 21,wherein the sampling elements are designed as D-latches.
[24]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 21,wobei jedes Sampling-Element durch ein von dem Sampling-Phasen-Erzeugungseinrichtungerzeugtes korrespondierendes Sampling-Phasensignal getaktet wird.Device for clock and data recovery according to claim 21,each sampling element by one of the sampling phase generating meansgenerated corresponding sampling phase signal is clocked.
[25]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die Sampling-Phasen-Erzeugungseinrichtungein Referenztaktsignal von einem Referenztaktgenerator empfängt.Device for clock and data recovery according to claim 1,wherein the sampling phase generatorreceives a reference clock signal from a reference clock generator.
[26]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 25,wobei der Referenztaktgenerator durch einen Phasenregelkreis (PLL)gebildet wird.Device for clock and data recovery according to claim 25,the reference clock generator by a phase locked loop (PLL)is formed.
[27]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die Sampling-Phasen-Erzeugungseinrichtungeinen Verzögerungsregelkreis(DLL) zum Erzeugen von äquidistantenPhasensignalen aufweist.Device for clock and data recovery according to claim 1,wherein the sampling phase generatora delay locked loop(DLL) for generating equidistantHas phase signals.
[28]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 27,wobei die Sampling-Phasen-Erzeugungseinrichtungweiterhin eine Phaseninterpolationseinheit aufweist.Device for clock and data recovery according to claim 27,wherein the sampling phase generatorfurthermore has a phase interpolation unit.
[29]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 27,wobei die äquidistanten Phasensignaleeine Phasendifferenz Δφ von 45° auf um achtPhasensegmente festzulegen.Device for clock and data recovery according to claim 27,where the equidistant phase signalsa phase difference Δφ from 45 ° to around eightDefine phase segments.
[30]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 28,wobei die Phaseninterpolationseinheit Sample-Phasensignale auf der Basis der vondem Verzögerungsregelkreis(DLL) erzeugten äquidistantenReferenzphasensignale interpoliert.Device for clock and data recovery according to claim 28,wherein the phase interpolation unit sample phase signals based on that ofthe delay control loop(DLL) generated equidistantReference phase signals interpolated.
[31]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei eine Verriegelungsabtasteinheit vorgesehen ist, welche abtastet,ob die Einrichtung zur Takt- und-Datenrückgewinnungmit dem empfangenen seriellen Datenbitstrom verriegelt bzw. synchronist.Device for clock and data recovery according to claim 1,a locking scanning unit is provided, which scans,whether the facility for clock and-Datenrückgewinnunglocked or synchronized with the received serial data bit streamis.
[32]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei eine Übergangsverlustabtasteinheitvorgesehen ist, welche abtastet, wann der serielle Datenbitstromangehalten hat.Device for clock and data recovery according to claim 1,being a transition loss sensing unitis provided, which samples when the serial data bit streamstopped.
[33]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1,wobei die mitgekoppelte Phasen-Nachführeinrichtungenund die Datenerkennungseinrichtungen in einer digitalen Steuereinrichtungintegriert sind.Device for clock and data recovery according to claim 1,the coupled phase trackersand the data recognition devices in a digital control deviceare integrated.
[34]
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 27,wobei die digitale Steuereinheit weiterhin die Verriegelungsabtasteinheitund die Übergangsverlustabtasteinheitaufweist.Device for clock and data recovery according to claim 27,the digital control unit further comprising the interlock scanning unitand the transition loss sensing unithaving.
[35]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnungzur Rückgewinnungeines empfangenen seriellen Datenbitstroms mit: (a) einer Mitkopplungs-Nachführeinrichtungenzur Nachführungeiner Sampling-Zeit zu dem Zentrum einer Intervalleinheit (UI) desempfangenen Datenbitstroms, wobei die Mitkopplungs-Nachführeinrichtung Folgendesaufweist: (a1) eine Erzeugungseinrichtung für eine Sampling-Phase zur Erzeugungvon äquidistantenSample-Phasensignalen,die mit einem vorher festgelegten Körnung ausgegeben werden; (a2)eine Oversampling-Einheit (OSU) zum Oversampling des empfangenenDatenstroms mit den Sample-Phasensignalengemäß einervorher festgelegten Oversampling-Rate (OSR); (a3) eine binäre Phasenabtasteinheit(BPD) zum Abtasten eines Mittelwerts einer Phasendifferenz (AVG-PH)zwischen dem empfangenen seriellen Datenbitstrom und dem Sample-Phasensignal,indem eine von der aktuellen Datendichte (DD) des Datenstroms abhängige Einstellungeiner Phasenabtastverstärkung(PDG) so erfolgt, dass die Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG) minimiertwird; und (a4) eine Filterschleife zur Nachführung eineskleinen Phasenoffsets des abgetasteten Mittelwerts der Phasendifferenzzu einer ungefährenSampling-Zeit im Zentrum des Einheitsintervalls (UI), um ein präzises Nachführungs-Steuersignalzu erhalten; (a5) ein endlicher Automat (FSM) bzw. „FiniteState Machine",welcher abtastet, ob der Mittelwert des Phasensignals mindestenseinen vorher festgelegten Phasenschwellwert überschreitet, und welcher ein korrespondierendesSteuersignal zur Grobverschiebung erzeugt; (a6) ein Binärrotierer,welcher den entserialisierten Datenbitstrom in Abhängigkeitvon dem Grobverschiebungs-Steuersignal und in Abhängigkeitvon dem präzisenNachführungs-Steuersignalrotiert; (b) Datenerkennungseinrichtungen (DRM) zur Rückgewinnungdes empfangenen Datenstroms, welcher eine Zahl von parallelen FIR-Filterzur Datenerkennung aufweist, wobei jedes FIR-Filter zur DatenerkennungFolgendes aufweist: (b1) eine Gewichtungseinheit zur Gewichtungvon Datensamples des entserialisierten Datenstroms, welcher aufdie ideale Sampling-Zeit durch den binären Rotierer eingestellt ist; (b2)eine Summenbildungseinheit zur Aufsummierung der gewichteten Datensamples;und (b3) eine Vergleichseinheit zum Vergleich der aufsummiertenDatensamples mit einem Schwellwert zum Abtasten des logischen Wertseines Datenbits innerhalb des empfangenen seriellen Datenbitstroms.Coupled clock and data recovery device for recovering a received serial data bit stream comprising: (a) a feedforward tracker for tracking a sampling time to the center of an interval unit (UI) of the received data bit stream, the feedforward tracker comprising: (a1 ) a sampling phase generator for generating equidistant sample phase signals which are output with a predetermined grain size; (a2) an oversampling unit (OSU) for oversampling the received data stream with the sample phase signals in accordance with a predetermined oversampling rate (OSR); (a3) a binary phase sampling unit (BPD) for sampling an average value of a phase difference (AVG-PH) between the received serial data bit stream and the sample phase signal by setting a phase sampling gain (PDG) dependent on the current data density (DD) of the data stream that the deviation of the mean value of the phase sampling gain (PDG) is minimized; and (a4) a filter loop for tracking a small phase offset of the sampled average of the phase difference at an approximate sampling time in the center of the unit interval (UI) to obtain a precise tracking control signal; (a5) a finite state machine (FSM) or "finite state machine" which scans whether the mean value of the phase signal exceeds at least a predetermined phase threshold value and which generates a corresponding control signal for the coarse shift; (a6) a binary rotator which de-serializes the Data bit stream rotates depending on the coarse shift control signal and depending on the precise tracking control signal; (b) data recognition devices (DRM) for recovering the received data stream, which has a number of parallel FIR filters for data recognition, each FIR filter for Data recognition has the following: (b1) a weighting unit for weighting data samples of the de-serialized data stream, which is set to the ideal sampling time by the binary rotator; (b2) a sum formation unit for adding up the weighted data samples; and (b3) a comparison unit for comparison the on summed data samples with a threshold for sampling the logical value of a data bit within the received serial data bit stream.
[36]
Verfahren zur Rückgewinnungvon Takt- und Daten eines empfangenen seriellen Datenstroms vor, welchesdie folgenden Verfahrensschritte aufweist: (a1) Oversampelndes empfangenen Datenbitstroms mit Sampling-Phasensignalen mit einervorher festgelegten Körnung; (a2)Abtasten eines Mittelwerts einer Phasendifferenz (AVG PH) zwischendem empfangenen seriellen Datenbitstrom und den Sampling-Phasensignalen, indemeine Phasenabtastverstärkung(PDG) in Abhängigkeitvon der Datendichte (DD) des Datenstroms eingestellt wird, um dieAbweichung des entserialisierten Mittelwerts der Phasenabtastverstärkung zuminimieren; (a3) Filtern des abgetasteten Mittelwerts der Phasendifferenzzum Erzeugen eines präzisenNachführungs-Steuersignals,das zum Nachführeneiner kleinen Phase des Mittelwerts des Phasensignals zu einer idealenSampling-Zeit in dem Zentrum des Einheitsintervalls (UI) vorgesehenist; (a4) Vergleichen des abgetasteten Mittelwerts der Phasendifferenzmit mindestens einem Schwellwert, um ein Steuersignal zur Grobverschiebungzu erzeugen; (a5) Rotieren des Datenstroms in Abhängigkeitvon dem Steuersignal zur Grobverschiebung und in Abhängigkeitvon dem präzisenNachführungs-Steuersignalmittels eines binärenRotierers; (b1) Gewichten von Datensamples des Datenstroms zuridealen Sampling-Zeit; (b2) Aufsummieren der gewichteten Datensamples; (b3)Vergleichen der aufsummierten gewichteten Datensamples mit einemSchwellwert, um den logischen Wert eines Datenbits innerhalb desseriellen Datenbitstroms abzutasten.Recovery processclock and data of a received serial data streamhas the following process steps:(a1) oversamplingof the received data bit stream with sampling phase signals with apredetermined grain size;(A2)Sampling an average of a phase difference (AVG PH) betweenthe received serial data bit stream and the sampling phase signals bya phase scan gain(PDG) dependingof the data density (DD) of the data stream is set to theDeviation of the de-serialized mean value of the phase sampling gainminimize;(a3) filtering the sampled average of the phase differenceto create a preciseTracking control signal,that for trackinga small phase of the mean of the phase signal to an idealSampling time is provided in the center of the unit interval (UI)is;(a4) Compare the sampled mean of the phase differencewith at least one threshold value for a control signal for the rough shiftto create;(a5) Rotating the data stream in dependencefrom the control signal to the rough shift and dependingof the preciseTracking control signalby means of a binaryrotator;(b1) Weighting data samples of the data stream forideal sampling time;(b2) adding up the weighted data samples;(B3)Compare the summed weighted data samples with oneThreshold to determine the logical value of a data bit within theserial data bit stream.

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公开号 | 公开日

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引用文献:

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公开号 | 申请日 | 公开日 | 申请人 | 专利标题

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法律状态:
2004-12-16| OP8| Request for examination as to paragraph 44 patent law|

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2007-06-14| 8364| No opposition during term of opposition|

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2011-06-01| R081| Change of applicant/patentee|Owner name: LANTIQ DEUTSCHLAND GMBH, DE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE Effective date: 20110325 |

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2011-06-01| 8327| Change in the person/name/address of the patent owner|Owner name: LANTIQ DEUTSCHLAND GMBH, 85579 NEUBIBERG, DE |

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2016-10-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|

优先权:

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申请号 | 申请日 | 专利标题

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